eda課程設(shè)計報告--電子密碼鎖

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文檔簡介

1、　　目錄　　第1章概述2　　第2章設(shè)計要求2　　第3章總體框圖3　　第4章功能模塊5　　4.1 輸入模塊5</

2、p>　　4.2 控制模塊8　　4.3 顯示模塊16　　第5章總體設(shè)計電路圖18　　第6章設(shè)計心得體會21　　參考文獻(xiàn)23　　第1

3、章概述　　電子密碼鎖在生活中十分常見，在這我將設(shè)計一個具有較低成本的電子密碼鎖，本文講述了我整個設(shè)計過程及收獲。講述了電子密碼鎖的的工作原理以及各個模塊的功能，并講述了所有部分的設(shè)計思路，對各部分電路方案的選擇、元器件的篩選、以及對它們的調(diào)試、對波形圖的分析，到最后的總體圖的分析。　　第2章設(shè)計要求</b&

4、gt;　　本設(shè)計名稱為電子密碼鎖，用四個模塊，分別為輸入模塊、控制模塊、掃描器模塊、顯示模塊，來控制密碼的輸入、驗證與顯示。　　設(shè)計所要實現(xiàn)的功能為：　　1 數(shù)碼輸入：手動用3個撥碼開關(guān)與3個按鍵設(shè)計三位密碼的輸入，并在顯示器顯示出該數(shù)值。　　2 數(shù)碼驗證：開鎖時輸入密碼

5、后,撥動 RT鍵使其為高電平，而CHANGE為低電平檢測，密碼正確時開鎖，輸出LOCKOPEN燈滅，LOCKCLOSE燈亮，表示開鎖成功。　　3 錯誤顯示：當(dāng)密碼輸入錯誤時，LOCKOPEN燈亮，LOCKCLOSE燈滅，表示開鎖失敗。　　4 更改密碼：當(dāng)改變密碼時，按下CHANGE鍵使其為高電平，而RT為低電平時，可改變密碼。&l

6、t;p>　　5 密碼清除：按下REST可清除前面的輸入值，清除為“888”。　　第3章總體框圖　　1）設(shè)計方案：　　電子密碼鎖，主要由三部分組成：密碼輸入電路、密碼鎖控制電路和密碼鎖顯示電路。<p&g

7、t;　　作為電子密碼鎖的輸入電路，可選用的方案有撥碼與按鍵來控制輸入和觸摸式鍵盤輸入等多種。撥碼與按鍵和觸摸式4*4鍵盤相比簡單方便而且成本低，構(gòu)成的電路簡單，本設(shè)計中采用撥碼與按鍵來作為該設(shè)計的輸入設(shè)備。　　數(shù)字電子密碼鎖的顯示信息電路可采用LED數(shù)碼顯示管和液晶屏顯示兩種。液晶顯示具有高速顯示、可靠性高、易于擴(kuò)展和升級的特點，但是普通的液晶存在亮度低、對復(fù)雜環(huán)境適應(yīng)能力差的特點，但是在本設(shè)計

8、中任然使用LED數(shù)碼管。　　根據(jù)以上選定的輸入設(shè)備與與顯示器件，并考慮到現(xiàn)實各項密碼鎖功能的具體要求，與系統(tǒng)的設(shè)計要求，系統(tǒng)設(shè)計采用自頂向下的設(shè)計方案。整個密碼鎖系統(tǒng)的總體總體框圖如圖1.1所示。　　圖3.1電子密碼鎖系統(tǒng)總體框圖　　第4章功能模塊&

9、lt;p>　　4.1 輸入模塊　　1）功能介紹　　輸入時有三個撥碼鍵控制輸入，每個撥碼各控制一位密碼，對于其中一個撥碼鍵每撥一次碼按一次按鍵，表示輸入一位，當(dāng)輸入四位時輸出一位數(shù)，用“888”作為初始密碼。　　2）輸入模塊與仿真圖

10、形　　單脈沖控制如圖5.1如下圖　　圖5.1　　上圖為單脈沖控制輸入，當(dāng)M給一上升沿信號將在PUL輸出一位與之對應(yīng)的高或低電平。　　四位串行輸入并行輸出寄存器如下圖5.2

11、圖5.2　　上圖為4為串行輸入并行輸出寄存器，它由4個D觸發(fā)組成，當(dāng)reset為高電平時，每給一脈沖輸入數(shù)據(jù)將向右移一位二值代碼，它能同時復(fù)位　　3)程序的輸入　　在文本區(qū)內(nèi)輸入程序，程序如下：

12、　　單脈沖信號控制　　puls.vhd　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY puls IS　　PORT

13、 (PUL,M:IN STD_LOGIC;　　Q:OUT STD_LOGIC);　　END puls;　　ARCHITECTURE BEHAVE OF puls IS　　SIGNAL TEMP:STD_LOGIC;

14、　　BEGIN　　PROCESS(M)　　BEGIN　　IF M'EVENT AND M='1' THEN　　IF PUL='1' T

15、HEN 　　TEMP<='1';　　ELSE TEMP<='0';　　END IF;　　END IF;　　EN

16、D PROCESS;　　Q<=TEMP;　　END BEHAVE;　　4位串行輸入并行輸出寄存器　　shifter.vhd　　LIBRARY IEEE;<p

17、>　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY shifter IS　　PORT　　(din:INSTD_LOGIC;　　reset,CLK: INSTD_LOGIC;

18、　　qout: buffer STD_LOGIC_VECTOR(0 TO 3)　　);　　END shifter;　　ARCHITECTURE act OF shifter IS　　BEGIN

19、　　PROCESS(CLK)　　VARIABLE q:STD_LOGIC_VECTOR(0 TO 3);　　BEGIN　　IF reset='0' THEN

20、;　　q:=(others=>'0');　　ELSE　　if clk'event and clk='1' then　　q(3):=q(2);　　q(2):=q(1);

21、　　q(1):=q(0);　　q(0):=din;　　END IF;　　END IF;　　qout<=q;&

22、lt;p>　　END PROCESS;　　END architecture act;　　4.2 控制模塊　　1）功能介紹　　開鎖時輸入密碼后,撥動 RT鍵使其為高電平，而CHANGE為低

23、電平檢測，密碼正確時開鎖，輸出LOCKOPEN燈滅，LOCKCLOSE燈亮，表示開鎖成功。當(dāng)密碼輸入錯誤時，LOCKOPEN燈亮，LOCKCLOSE燈滅，表示開鎖失敗。當(dāng)改變密碼時，按下CHANGE鍵使其為高電平，而RT為低電平時，可改變密碼。按下REST可清除前面的輸入值，清除為“888”。　　2）控制模塊與仿真圖形　　輸入譯碼器圖5.3，如下圖<

24、;/p>　　圖5.3　　上圖為譯碼器將4位二值代碼轉(zhuǎn)化成BCD碼從“0000”～“1001”表示　　0～9。　　表5-1輸入譯碼的真值表　　輸入

25、輸出　　D C B A Y1 Y2 Y3 Y4 字形　　0 0 0 0 0 0 0 0 0　　0

26、 0 0 1 0 0 0 1 1　　0 0 1 0 0 0 1 0 2　　0 0 1 1 0 0 1 1

27、 3　　0 1 0 0 0 1 0 0 4　　0 1 0 1 0 1 0 1 5 　　0 1

28、 1 0 0 1 1 0 6　　0 1 1 1 0 1 1 1 7 　　1 0 0 0 1 0 0 0

29、 8 　　1 0 0 1 1 0 0 1 9　　表5-1　　總功能控制模塊圖5.4，如下圖　　圖5.4</b

30、>　　當(dāng)CHANGE為高電平且rt為低電平時開始輸入密碼這時lockopen為高電平，而lockclose為低電平，當(dāng)rt為高電平，change為低電平時開始檢測密碼，如上圖開始密碼為“108”當(dāng)再次出現(xiàn)“108”時lockopen為高電平，而lockclose為低電平，當(dāng)密碼錯誤時lockopen為低電平，而lockclose為高電平。　　4選1

31、選擇器與掃描器圖5.5，如下圖　　圖5.5　　如上圖多路選擇器可以從多組數(shù)據(jù)來源中選取一組送入目的地，在本設(shè)計中利用多路選擇器做掃描電路來分別驅(qū)動輸出裝置，可以將低成本消耗，如上圖當(dāng)輸入“819”時，在時鐘地控制下qout將輸出“819”，而與之對應(yīng)的sel掃描對應(yīng)的數(shù)碼管。

32、　　在文本區(qū)內(nèi)輸入程序，程序如下：　　輸入譯碼器　　KEY.vhd 　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;

33、ENTITY KEY IS　　PORT(clk:IN STD_LOGIC;　　data:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　q1:OUT STD_LOGIC_VECT

34、OR(3 DOWNTO 0));　　END ENTITY KEY;　　ARCHITECTURE ART OF KEY IS　　BEGIN　　PROCESS(clk,data)IS<b&g

35、t;　　BEGIN　　IF clk'EVENT AND clk='1' THEN　　CASE data IS　　WHEN "0000"=>q<="0000";q1<="0000";</p

36、>　　WHEN "0001"=>q<="0001";q1<="0001";　　WHEN "0010"=>q<="0010";q1<="0010";　　WHEN "

37、0011"=>q<="0011";q1<="0011";　　WHEN "0100"=>q<="0100";q1<="0100";　　WHEN "0101"=>q<="0

38、101";q1<="0101";　　WHEN "0110"=>q<="0110";q1<="0110";　　WHEN "0111"=>q<="0111";q1<="0111&

39、quot;;　　WHEN "1000"=>q<="1000";q1<="1000";　　WHEN "1001"=>q<="1001";q1<="1001";

40、　WHEN OTHERS=>q<="0000";q1<="0000";　　END CASE;　　END IF;　　END PROCESS;

41、　　END ARCHITECTURE ART;　　總功能控制模塊　　Eleclock.vhd　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENT

42、ITY Eleclock IS　　PORT(NB:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　NS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　NG:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

43、　　CLK:IN STD_LOGIC;　　CHANGE,RT: IN STD_LOGIC;　　DB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　DS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　DG:OUT STD_LO

44、GIC_VECTOR(3 DOWNTO 0);　　LOCKOPEN,LOCKCLOSE:OUT STD_LOGIC);　　END ENTITY Eleclock;　　ARCHITECTURE ART OF Eleclock IS　　COMPONENT Key IS<

45、;/p>　　PORT(CLK:IN STD_LOGIC;　　DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)&l

46、t;/p>　　);　　END COMPONENT Key;　　SIGNAL ENABLE,C0,C1,S,ENABLE1:STD_LOGIC;　　SIGNAL TB,TS,TG,D_B,D_S,D_G:STD_LOGIC_VECTOR(3 DOWN

47、TO 0);　　BEGIN　　ENABLE<=CHANGE AND(NOT RT);　　ENABLE1<=RT AND(NOT CHANGE);　　U0:KEY PORT MAP(CLK=>CLK,DATA=>

48、NB,Q=>DB,Q1=>D_B);　　U1:KEY PORT MAP(CLK=>CLK,DATA=>NS,Q=>DS,Q1=>D_S);　　U2:KEY PORT MAP(CLK=>CLK,DATA=>NG,Q=>DG,Q1=>D_G);　　PROCE

49、SS(CLK,D_B,D_S,D_G) IS　　BEGIN　　IF CLK'EVENT AND CLK='1' THEN　　IF ENABLE='1' THEN　　TB<

50、;=D_B;　　TS<=D_S;　　TG<=D_G;　　END IF;　　IF ENABLE1='1' THE

51、N　　IF ( TB<=D_B AND TS<=D_S AND TG<=D_G) THEN　　LOCKOPEN<='1';　　LOCKCLOSE<='0';　　ELSE&l

52、t;/p>　　LOCKOPEN<='0';　　LOCKCLOSE<='1';　　END IF;　　END IF;<b&

53、gt;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART;　　4選1選擇器與掃描器　　sel.vhd　　LIBRARY IEEE;&

54、lt;/p>　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY sel IS　　PORT

55、(QIN1,QIN2,QIN3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　CLK,RST:IN STD_LOGIC;　　QOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　sel:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));</p

56、>　　END sel;　　ARCHITECTURE ART OF sel IS　　BEGIN　　PROCESS(CLK,RST)　　VARIABLE CNT:INTEG

57、ER RANGE 0 TO 2;　　BEGIN　　IF (RST='0') THEN　　CNT:=0;　　sel <="00000000";</p&

58、gt;　　QOUT<="0000";　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF CNT=2 THEN　　CNT:=0;<b

59、>　　ELSE　　CNT:=CNT+1;　　END IF;　　CASE CNT IS　　WHEN 0=>QOUT<=QIN1;　　sel <=&qu

60、ot;11111110";　　WHEN 1=>QOUT<=QIN2;　　sel<="11111101";　　WHEN 2=>QOUT<=QIN3;　　sel<="11111011";&l

61、t;/p>　　WHEN OTHERS=>QOUT<="0000";　　sel<="11111111";　　END CASE;　　END IF;</

62、p>　　END PROCESS;　　END ARCHITECTURE ART;　　4.3 顯示模塊　　1)功能介紹　　將密碼用BCD七段數(shù)碼管顯示

63、　　2)顯示模塊與仿真波形圖5.6，如下圖　　圖5.6　　上圖將BCD碼轉(zhuǎn)化到七段譯碼電路上　　表5-2 BCD-七段數(shù)碼管的真值表　　輸入輸出

64、　　D C B A Y1 Y2 Y3 Y4 Y5 Y6 Y7 字形　　0 0 0 0 1 1 1 1 1 1 0 0　　0 0 0 1

65、 0 1 1 0 0 0 0 1　　0 0 1 0 1 1 0 1 1 0 1 2　　0 0 1 1 0 1 1 1 0 0 1 3

66、　　0 1 0 0 0 1 1 0 0 1 1 4　　0 1 0 1 1 0 1 1 0 1 1 5　　0 1 1 0

67、 1 0 1 1 1 1 1 6　　0 1 1 1 1 1 1 0 0 0 0 7　　1 0 0 0 1 1 1 1 1 1 1 8

68、　　1 0 0 1 1 1 1 0 0 1 1 9　　表5-2　　在文本區(qū)內(nèi)輸入程序，程序如下：　　Seg7.vhd</b&g

69、t;　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY Seg7 IS　　PORT(num:IN STD_

70、LOGIC_VECTOR(3 DOWNTO 0);　　led:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));　　END Seg7;　　ARCHITECTURE ACT OF Seg7 IS　　B

71、EGIN　　LED<="1111110"WHEN num="0000"ELSE　　"0110000"WHEN num ="0001"ELSE　　"1101101"WHEN num =&qu

72、ot;0010"ELSE　　"1111001"WHEN num ="0011"ELSE　　"0110011"WHEN num ="0100"ELSE　　"1011011"WHEN num ="0

73、101"ELSE　　"1011111"WHEN num ="0110"ELSE　　"1110000"WHEN num ="0111"ELSE　　"1111111"WHEN num ="1000&

74、quot;ELSE　　"1111011"WHEN num ="1001"ELSE　　"1110111"WHEN num ="1010"ELSE　　"0011111"WHEN num ="1011"

75、;ELSE　　"1001110"WHEN num ="1100"ELSE　　"0111101"WHEN num ="1101"ELSE　　"1001111"WHEN num ="1110"ELS

76、E　　"1000111"WHEN num ="1111";　　END ACT;　　第5章總體設(shè)計電路圖　　1）功能介紹<p&

77、gt;　　將各個模塊連接在一起實現(xiàn)。　　2）頂層文件如下：　　3）波形仿真如下：　　圖6﹒1　　當(dāng)change為高電平，rt為低電平時，輸入“952”驗證，當(dāng)

78、再次輸入“952”時鎖打開，設(shè)計正確。　　第6章設(shè)計心得體會　　通過這次設(shè)計，使我對EDA產(chǎn)生了濃厚的興趣。特別是當(dāng)每一個子模塊編寫調(diào)試成功時，心里特別的開心。在編寫蜂鳴器模塊時，我遇到了很大的困難，一直被定時問題所困擾，解決了這個問題時，我特別的高興。寫控制文件的程序時，也遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細(xì)心的檢

79、查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了。再對控制模塊仿真時，雖然語法正確,但連最基本的輸入輸出都進(jìn)不去，我們弄了很多遍都不行，后來在老師的指導(dǎo)下我們才解決了這個問題。另一個問題就是三個時鐘信號的配合，其中顯示模塊和控制模塊的信號頻率要高。　　其次，在進(jìn)行引腳連接時一定要細(xì)心，有些引腳不能使用，我因為沒注意使得開始時一直不能得到正確的結(jié)果。這次EDA課程設(shè)計歷時兩個星期，在整整兩

80、個星期的日子里，可以說是苦多于甜，但是可以學(xué)的到很多很多的東西，同時不僅可以鞏固以前所學(xué)過的知識，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識。　　通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際動手能力和獨立思考的能力。在設(shè)計的過程中遇到的問題，反映出來我的許多不足之處，我

81、以后要努力克服缺點。　　總的來說，這次設(shè)計的密碼鎖還是比較成功的，在設(shè)計中遇到了很多問題，最后在同學(xué)和老師的辛勤的指導(dǎo)下外加上自己的努力，終于都得到了解決，因此很有成就感，終于覺得平時所學(xué)的知識有了實用的價值，達(dá)到了理論與實際相結(jié)合的目的。　　參考文獻(xiàn)　　[1] 閻石主編.《

82、數(shù)字電子技術(shù)基礎(chǔ)》(第五版).高等教等育出版社.,2007　　[2] 李國麗朱維勇何劍春.《EDA與數(shù)字系統(tǒng)設(shè)計》（第2版）.機(jī)械工業(yè)出版社.,2002　　[3] 宋武烈，等.《EDA技術(shù)實用教程》. 湖北科學(xué)技術(shù)出版社 ,2006　　[4]譚會生，等 .《 EDA技術(shù)綜合應(yīng)用實例與分析》.西安電子科技出版社

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