eda課程設(shè)計(jì)--2位十進(jìn)制四則運(yùn)算器電路四則運(yùn)算器

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2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)

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文檔簡(jiǎn)介

1、　　《電子設(shè)計(jì)自動(dòng)化》　　課程設(shè)計(jì)　　題目： 2位十進(jìn)制四則運(yùn)算器電路 　　院（系）信息科學(xué)與工程學(xué)院

2、專業(yè) 通信工程 　　屆別 2011級(jí) 　　班級(jí) 　　學(xué) 號(hào) 　　姓名

3、 　　任課老師 　　摘要　　本設(shè)計(jì)是利用EDA技術(shù)實(shí)現(xiàn)的2位十進(jìn)制四則運(yùn)算器，是基于QuartusII7.2軟件，利用其強(qiáng)大、直觀、便捷和操作靈活的原理圖輸入設(shè)計(jì)的功能來(lái)完成本次設(shè)計(jì)的。

4、此設(shè)計(jì)利用QuartusII7.2中的EP2C5T144C8芯片來(lái)控制整個(gè)程序的運(yùn)行，用七段數(shù)碼管顯示各個(gè)輸入和輸出，用LED燈的亮滅來(lái)顯示運(yùn)算模式，而軟件部分則是由VHDL語(yǔ)言來(lái)編寫的，是通過(guò)精心的設(shè)計(jì)和合理的規(guī)劃而完成的設(shè)計(jì)。設(shè)計(jì)完成后的運(yùn)算器不僅能實(shí)現(xiàn)數(shù)據(jù)的加減乘除運(yùn)算，而且還能使數(shù)據(jù)及其計(jì)算結(jié)果在數(shù)碼管上顯示出來(lái)，能夠?qū)崿F(xiàn)0-99的十進(jìn)制數(shù)字四則運(yùn)算。　　目錄&l

5、t;/b>　　第一章系統(tǒng)設(shè)計(jì)1　　1.1設(shè)計(jì)要求1　　1.2系統(tǒng)設(shè)計(jì)方案1　　1.2.2總體方案的論證2　　1.2.4各功能塊的劃分和組成3<

6、p>　　第二章單元電路設(shè)計(jì)4　　2.1 輸入模塊5　　2.2加法模塊5　　2.3減法模塊6　　2.4乘法模塊7<

7、;p>　　2.5 除法模塊7　　2.6 模式選擇模塊8　　2.7輸出模塊8　　第三章軟件設(shè)計(jì)9　　3.1 軟件設(shè)計(jì)平臺(tái)、開發(fā)工具和實(shí)現(xiàn)方法9　　3.2程序的流程方框圖9&l

8、t;/p>　　3.3實(shí)現(xiàn)的功能及程序清單10　　3.3.1百進(jìn)制計(jì)數(shù)器10　　3.3.2四選一數(shù)據(jù)選擇器11　　3.3.3加法模塊：12　　3.3.4減法模塊12　　3.3.5乘法模塊13&

9、lt;/p>　　3.3.6除法模塊13　　3.3.7輸出模塊14　　第四章系統(tǒng)測(cè)試15　　4.1 功能的測(cè)試方法、步驟15　　4.2 儀器設(shè)備16　　第五章結(jié)論16

10、　　參考文獻(xiàn)17　　附錄A 電路圖圖紙17　　附錄B 軟件程序21　　第一章系統(tǒng)設(shè)計(jì)　　1.1設(shè)計(jì)要求

11、　　輸入兩個(gè)2位十進(jìn)制數(shù)（0~99），輸出它們的四則運(yùn)算（加減乘除）結(jié)果；發(fā)光二極管顯示運(yùn)算模式；可調(diào)用LPM_MULT及LPM_DIVIDE模塊。 　　1.2系統(tǒng)設(shè)計(jì)方案　　1.2.1系統(tǒng)設(shè)計(jì)思路　　通過(guò)分析可知，要完成本次課程設(shè)計(jì)可以分為三個(gè)模塊來(lái)實(shí)現(xiàn)相

12、應(yīng)的功能，分別是輸入模塊、計(jì)算模塊以及輸出模塊。　　其中各個(gè)模塊的任務(wù)要求為：　　* 輸入模塊：輸入兩個(gè)2位十進(jìn)制數(shù)以及運(yùn)算模式的選擇　　* 計(jì)算模塊：根據(jù)輸入模塊的選擇完成相應(yīng)的運(yùn)算過(guò)程　　* 輸出模塊：輸出各個(gè)輸入及計(jì)算結(jié)果

13、　1.2.2總體方案的論證　　·方案一：　　根據(jù)功能和指標(biāo)要求，計(jì)算器電路包括三個(gè)部分：顯示電路、輸入電路和芯片控制電路。用七段數(shù)碼管作為顯示電路，各作為輸入電路，利用程序輸入法將計(jì)算器所需的程序?qū)懭胄酒?。模塊圖如下：　　·方案二

14、：　　根據(jù)計(jì)算器的功能要求，計(jì)算器電路可包括四個(gè)部分：選用LED數(shù)碼管作為顯示部分，各按鍵作為輸入部分，運(yùn)算模塊，芯片控制部分。模塊圖如下：　　1.2.3 方案的對(duì)比選擇　　從電路清晰程度來(lái)說(shuō)方案二要優(yōu)于方案一，因?yàn)榉桨付@示結(jié)果清楚明了，比用方案一的準(zhǔn)確度更高，而且電路分模塊來(lái)做，更加清晰，

15、連線相對(duì)也比較簡(jiǎn)單。所以為了得到更好的結(jié)果，我所以選擇方案二。　　1.2.4各功能塊的劃分和組成　　1.2.5 系統(tǒng)的工作原理　?。?）由于要設(shè)計(jì)的是四則計(jì)算器，可以進(jìn)行四則運(yùn)算， 　　則采用七段數(shù)碼管顯示數(shù)據(jù)和結(jié)果。　　（

16、2）另外鍵盤包括兩個(gè)十進(jìn)制數(shù)輸入鍵、一個(gè)模式選擇　　鍵，故只需要3個(gè)按鍵即可。　?。?）執(zhí)行過(guò)程：使能端打開后顯為示零，等待鍵入數(shù)值，　　當(dāng)鍵入兩個(gè)數(shù)字，計(jì)算器在內(nèi)部執(zhí)行數(shù)值轉(zhuǎn)換和存儲(chǔ)，并等　　待鍵入模式，當(dāng)再鍵入模式后將在數(shù)碼管上顯示運(yùn)算結(jié)果。&

17、lt;p>　　單元電路設(shè)計(jì)　　2.1 輸入模塊　　工作原理：　　利用兩個(gè)100進(jìn)制的計(jì)數(shù)器作為數(shù)字的輸入，通過(guò)外接的按鍵來(lái)控制計(jì)數(shù)器，從而人為的確定輸入的數(shù)值。<p

18、>　　參數(shù)計(jì)算：　?、僖话龠M(jìn)制數(shù)輸出最高是99，故需7個(gè)字節(jié)才可能將其包含在內(nèi)，因此cq的寬度[6..0]。　?、贚ED每一位的最高輸出為9，故需4個(gè)字節(jié)才可能將其包含在內(nèi)，故LED1和LED2的寬度為[3..0]。　　2.2加法模塊

19、;　　工作原理：　　利用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)兩個(gè)2位十進(jìn)制數(shù)的加法，做出一個(gè)小加法模塊。又由于其輸出結(jié)果在0—198之間，故要將此小減法模塊將和2個(gè)lpm divide1和2個(gè)lpm constant0相連，從而使得當(dāng)兩個(gè)十進(jìn)制數(shù)輸入后可以在3個(gè)LED數(shù)碼管上顯示最終結(jié)果。&l

20、t;b>　　參數(shù)計(jì)算：　?、佥斎胱罡咧凳?9，需7個(gè)字節(jié)才可能將其包含在內(nèi)，因此add_in1和add_in2的寬度[6..0]。　?、谳敵鼋Y(jié)果最高值為3位數(shù)，且要將其顯示在LED燈上，則設(shè)置3個(gè)輸出，可利用LPM_CONSTANT取10，將輸出的結(jié)果2次模10得到百位數(shù)、十位數(shù)和個(gè)位數(shù)。

21、;　?、跮ED每一位的最高輸出為9，故add_out1、add_out2和add_out3的寬度為[3..0]。　　2.3減法模塊　　工作原理：　　利用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)兩個(gè)2位十進(jìn)制數(shù)的加法，做出一個(gè)小減法模塊。又由于其輸出結(jié)果在-99

22、—99之間，故將此小減法模塊將和2個(gè)lpm divide1和2個(gè)lpm constant0相連，從而使得當(dāng)兩個(gè)十進(jìn)制數(shù)輸入后可以在3個(gè)LED數(shù)碼管上顯示最終結(jié)果，其中一個(gè)LED數(shù)碼管顯示結(jié)果的符號(hào)，若為負(fù)數(shù)則符號(hào)位出現(xiàn)“F”。　　參數(shù)計(jì)算：　?、佥斎胱罡咧凳?9，需7個(gè)字節(jié)才可能將其包含在內(nèi)，因此sub_in1和su

23、b_in2的寬度[6..0]。　　②所得結(jié)果最高值為2位數(shù)，且要將其顯示在LED燈上，則設(shè)置2個(gè)數(shù)值輸出，又由于可能出現(xiàn)結(jié)果為負(fù)數(shù)的情況，故又設(shè)一個(gè)符號(hào)位輸出?？衫肔PM_CONSTANT取10，將輸出的結(jié)果2次模10得到十位數(shù)和個(gè)位數(shù)。　　③LED每一位的最高輸出為9，故sub_out1和sub_out2的寬度為[3..0]。

24、　　2.4乘法模塊　　工作原理：　　乘法運(yùn)算可以直接調(diào)用LPM_MULT的模塊來(lái)實(shí)現(xiàn)乘法運(yùn)算。又由于其輸出結(jié)果在0—9801之間，故要將此模塊和4個(gè)lpm divide1和4個(gè)lpm constant0相連，從而使得當(dāng)兩個(gè)十進(jìn)制數(shù)輸入后可以在4個(gè)LED數(shù)碼管上顯

25、示最終結(jié)果。　　參數(shù)計(jì)算：　?、佥斎胱罡咧凳?9，需7個(gè)字節(jié)才可能將其包含在內(nèi)，因此dataa和datab的寬度[6..0]。　?、谒媒Y(jié)果最高值為4位數(shù)，且要將其顯示在LED燈上，則設(shè)置4個(gè)數(shù)值輸出，可利用LPM_CONSTANT取10，將輸出的結(jié)果4次模10得到千位數(shù)、百

26、位數(shù)、十位數(shù)和個(gè)位數(shù)。　?、跮ED每一位的最高輸出為9，故out_mult1、out_mult2、out_mult3和out_mult4的寬度為[3..0]。　　2.5 除法模塊　　工作原理：

27、除法運(yùn)算可以直接調(diào)用LPM_DIVIDE的模塊來(lái)實(shí)現(xiàn)除法運(yùn)算。又由于其輸出結(jié)果在0—99之間，故要將此模塊和2個(gè)lpm divide1和2個(gè)lpm constant0相連，可利用LPM_CONSTANT取10，將輸出的結(jié)果2次模10得到十位數(shù)和個(gè)位數(shù)。　　參數(shù)計(jì)算：　?、佥斎胱罡咧凳?9，需7個(gè)字節(jié)才可能將其包含在內(nèi)

28、，因此div_in1和div_in1的寬度[6..0]。　　②所得結(jié)果最高值為2位數(shù)，且要將其顯示在LED燈上，則設(shè)置2個(gè)數(shù)值輸出，可利用LPM_CONSTANT取10，將輸出的結(jié)果2次模10得到商的十位數(shù)和個(gè)位數(shù)。　?、跮ED每一位的最高輸出為9，故div_out1和div_out2的寬度為[3..0]。　　2

29、.6 模式選擇模塊　　工作原理：　　由于要在加、減、乘、除四個(gè)模式中選擇一個(gè)進(jìn)行計(jì)算，所以可利用一個(gè)四選一的數(shù)據(jù)選擇器來(lái)作為模式選擇器，通過(guò)一個(gè)時(shí)鐘信號(hào)來(lái)改變改變數(shù)據(jù)選擇器從而控制模式選擇。　　2.7輸出模塊<

30、;p>　　工作原理：　　將加、減、乘、除各個(gè)模塊的輸出和模式選擇的輸出作為輸入，以模式選擇的輸入作為控制信號(hào)來(lái)控制結(jié)果的輸出。　　參數(shù)計(jì)算：　　該模塊的各項(xiàng)輸入是由其他模塊的輸出來(lái)決定的，故此模塊的參數(shù)要和之前的模塊參數(shù)一一對(duì)應(yīng)。&

31、lt;/p>　　軟件設(shè)計(jì)　　3.1 軟件設(shè)計(jì)平臺(tái)、開發(fā)工具和實(shí)現(xiàn)方法　　在Quartus II平臺(tái)中用VHDL語(yǔ)言編寫各個(gè)模塊所需要的程序或者調(diào)用Quartus II中原有的模塊并利用原理圖設(shè)計(jì)方法完成整個(gè)設(shè)計(jì)，借助EDA實(shí)驗(yàn)箱進(jìn)行實(shí)驗(yàn)程序的調(diào)試和檢測(cè)。&l

32、t;p>　　3.2程序的流程方框圖　　3.3實(shí)現(xiàn)的功能及程序清單　　3.3.1百進(jìn)制計(jì)數(shù)器　　功能：作為兩個(gè)2位的十進(jìn)制數(shù)的輸入　　程序：　　library ieee;

33、;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt99 is　　port(clk,rst,en:in std_logic;　　cq: buffer

34、 std_logic_vector(6 downto 0);　　LED1:out std_logic_vector(3 downto 0);　　LED2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　cout:out std_logic);　　en

35、d cnt99;　　architecture behav of cnt99 is　　begin　　process(clk,rst,en)　　variable cqi:std_logic_vector(3 downto 0);</

36、p>　　variable cqii:std_logic_vector(6 downto 0);　　variable hi:std_logic_vector(3 downto 0);　　begin　　if rst ='1' then

37、cqi:=(others =>'0');hi:=(others =>'0');　　elsif clk'event and clk='1' then 　　if en ='1' then 　　if hi<9 then </

38、p>　　if cqi<9 then cqi:=cqi+1;　　else cqi:=(others=>'0');　　hi:=hi+1;　　end if ;<

39、;p>　　else hi:=(others =>'0');　　end if;　　if cqii<99 then cqii:=cqii+1;　　else cqii:=(others=>'0');&l

40、t;p>　　end if ;　　end if;　　end if;　　if(cqi=9 and hi=9) then cout<='1';<p

41、>　　else cout<='0'; 　　end if ;　　cq<=cqii;　　LED1<=hi;　　LED2&l

42、t;=cqi;　　end process;　　end behav;　　3.3.2四選一數(shù)據(jù)選擇器　　功能:選擇運(yùn)算模式　　程序:&

43、lt;p>　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY jinzhi4 IS　　PORT (CLK,RST,EN : IN STD_LO

44、GIC; 　　CQ : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 　　COUT : OUT STD_LOGIC ); 　　END jinzhi4;　　ARCHITECTURE

45、behav OF jinzhi4 IS　　BEGIN　　PROCESS(CLK, RST, EN)　　VARIABLE CQI : STD_LOGIC_VECTOR(1 DOWNTO 0); 　　BEGIN<

46、/b>　　IF RST = '1' THEN CQI := (OTHERS =>'0') ; ELSIF CLK'EVENT AND CLK='1' THEN 　　IF EN = '1' THEN

47、 　　CQI := CQI + 1;　　END IF;　　END IF; 　　IF CQI = 0 THEN COUT <= '1'; 　　ELSE CO

48、UT <= '0';　　END IF;　　CQ <= CQI; 　　END PROCESS;　　END behav;　　3.3.3加法模塊：

49、　　功能：進(jìn)行加運(yùn)算　　原理圖：　　3.3.4減法模塊　　功能:進(jìn)行減法運(yùn)算

50、原理圖：　　3.3.5乘法模塊　　功能：進(jìn)行乘法運(yùn)算　　原理圖：　　3.3.6除法模塊</p&

51、gt;　　功能：進(jìn)行除法運(yùn)算　　原理圖：　　3.3.7輸出模塊　　功能：控制輸出結(jié)果<b&g

52、t;　　程序：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY size_mod IS

53、;　　PORT(mod_sel: IN STD_LOGIC_vector(1 downto 0); 　　add_out1: IN STD_LOGIC_vector(3 downto 0);　　add_out2: IN STD_LOGIC_vector(3 downto 0);　　add_out3: I

54、N STD_LOGIC_vector(3 downto 0);　　flag: IN STD_LOGIC;　　sub_out1: IN STD_LOGIC_vector(3 downto 0);　　sub_out2: IN STD_LOGIC_vector(3 downto 0);&

55、lt;p>　　mul_out1: IN STD_LOGIC_vector(3 downto 0);　　mul_out2: IN STD_LOGIC_vector(3 downto 0);　　mul_out3: IN STD_LOGIC_vector(3 downto 0);　　mul_out4: I

56、N STD_LOGIC_vector(3 downto 0);　　div_out1: IN STD_LOGIC_vector(3 downto 0);　　div_out2: IN STD_LOGIC_vector(3 downto 0);　　outmod: out std_logic_vector(3 d

57、ownto 0);　　outLED1: out STD_LOGIC_vector(3 downto 0);　　outLED2: out STD_LOGIC_vector(3 downto 0); 　　outLED3: out STD_LOGIC_vector(3 downto 0);

58、;　　outLED4: out STD_LOGIC_vector(3 downto 0)); 　　END size_mod;　　ARCHITECTURE bhv OF size_mod IS　　BEGIN<

59、p>　　process(mod_sel)　　begin　　case mod_sel is　　when "00" => outmod<="1000"; outLED1<=(others=> '0

60、9;);outLED2<=add_out1(3 downto 0);outLED3<=add_out2; outLED4<=add_out3;　　when "01" => outmod<="0100"; outLED1<=(others=> '0');outLED2<=(others=>

61、(not flag));outLED3<=sub_out1(3 downto 0); outLED4<=sub_out2;　　when "10" => outmod<="0010"; outLED1<=mul_out1(3 downto 0);outLED2<=mul_out2;outLED3<=mul_out3;

62、 outLED4<=mul_out4;　　when others => outmod<="0001"; outLED1<=(others=> '0');outLED2<=(others=> '0');outLED3<=div_out1(3 downto 0); outLED4<=div_ou

63、t2;　　end case;　　end process;　　end bhv;　　第四章系統(tǒng)測(cè)試　　4.1 功能的測(cè)

64、試方法、步驟　　軟件部分：　　1、將寫好的的程序先進(jìn)行編譯　　2、編譯通過(guò)后，利用波形仿真來(lái)觀察結(jié)果是否正確。　　3、采用模式5進(jìn)行分配管腳后，再進(jìn)行編譯　　4、將編譯通過(guò)的程序下載到EDA實(shí)

65、驗(yàn)箱上進(jìn)行硬件驗(yàn)證。　　硬件部分　　選擇模式5進(jìn)行測(cè)試　　利用多邦線將en接vcc，rst接gnd　　根據(jù)管腳的分配（鍵1—clk1、鍵2—clk2，鍵3—clk3），按鍵1和鍵2來(lái)改變輸入值，

66、按鍵3改變運(yùn)算模式。比如：當(dāng)按鍵1和鍵2輸入38和47，則可在數(shù)碼管上顯示85，按鍵3改變加法、減法、乘法、除法模式。當(dāng)模式為減法時(shí)，其結(jié)果為“F9”；當(dāng)模式為乘法時(shí)，其結(jié)果為1786；當(dāng)模式為除法模式時(shí)，其結(jié)果為0. 　　4.2 儀器設(shè)備　　EDA技術(shù)實(shí)驗(yàn)箱

67、PC機(jī)（帶有quartus軟件）　　第五章結(jié)論　　本次設(shè)計(jì)完成了設(shè)計(jì)的基本要求，即隨機(jī)輸入兩個(gè)2位數(shù)，可進(jìn)行該兩個(gè)數(shù)的四則運(yùn)算并且輸出相應(yīng)的結(jié)果。同時(shí)也掌握了用VHDL語(yǔ)言來(lái)設(shè)計(jì)四則運(yùn)算的基本要求，加深了對(duì)軟件的了解。　　參考文獻(xiàn)&l

68、t;/p>　　潘松，黃繼業(yè)．EDA技術(shù)與VHDL語(yǔ)言.第三版.北京：清華大學(xué)出版社.2011.　　附錄A 電路圖圖紙　　總系統(tǒng)電路圖紙　　乘法模塊電路圖除法模塊電路圖

69、　　附錄B 軟件程序　　小加法模塊程序：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL

70、;　　entity cal4_add is　　port(add_in1, add_in2: in std_logic_vector(6 downto 0);　　add_out: out std_logic_vector(7 downto 0));　　end e

71、ntity cal4_add;　　architecture beh of cal4_add is　　signal a1: std_logic_vector(7 downto 0);　　signal a2: std_logic_vector(7 downto 0);

72、signal a3: std_logic_vector(7 downto 0);　　begin　　process(add_in1, add_in2)　　begin　　a1<='0&

73、#39;&add_in1;　　a2<='0'&add_in2;　　a3 <= a2+a1;　　add_out<=a3;　　end process;　　end architectur

74、e beh;　　小減法模塊程序:　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;

75、　entity size_sub is　　port(sub_in1, sub_in2: in std_logic_vector(6 downto 0);　　flag: out std_logic;　　sub_out: out std_logic_vector(6 downto 0));<

76、/p>　　end entity size_sub;　　architecture beh of size_sub is　　begin　　process(sub_in1, sub_in2)

77、begin　　if sub_in1>sub_in2 then　　flag <= '1';sub_out <= sub_in1-sub_in2;　　else　　flag <=

78、 '0';sub_out <= sub_in2-sub_in1;　　end if;　　end process;　　end architecture beh;　　百進(jìn)制計(jì)數(shù)器程序：</b&

79、gt;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt99 is　　port(clk,rst,e

80、n:in std_logic;　　cq: buffer std_logic_vector(6 downto 0);　　LED1:out std_logic_vector(3 downto 0);　　LED2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

81、;　　cout:out std_logic);　　end cnt99;　　architecture behav of cnt99 is　　begin　　process(clk,rst,en)

82、　variable cqi:std_logic_vector(3 downto 0);　　variable cqii:std_logic_vector(6 downto 0);　　variable hi:std_logic_vector(3 downto 0);　　begin

83、　　if rst ='1' then cqi:=(others =>'0');hi:=(others =>'0');　　elsif clk'event and clk='1' then 　　if en ='1' t

84、hen 　　if hi<9 then 　　if cqi<9 then cqi:=cqi+1;　　else cqi:=(others=>'0');　　hi:=hi+1;<p

85、>　　end if ;　　else hi:=(others =>'0');　　end if;　　if cqii<99 then cqii:=cqii+1;　　el

86、se cqii:=(others=>'0');　　end if ;　　end if;　　end if;　　if(cqi=9 and hi

87、=9) then cout<='1';　　else cout<='0'; 　　end if ;　　cq<=cqii;　　LED

88、1<=hi;　　LED2<=cqi;　　end process;　　end behav;　　四選一選擇器程序：　　LIBRARY IEEE;

89、　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY jinzhi4 IS　　PORT (CLK,RST,EN : IN STD_LOGIC; </p&g

90、t;　　CQ : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 　　COUT : OUT STD_LOGIC ); 　　END jinzhi4;　　ARCHITECTURE behav OF jinzhi4 IS&l

91、t;p>　　BEGIN　　PROCESS(CLK, RST, EN)　　VARIABLE CQI : STD_LOGIC_VECTOR(1 DOWNTO 0); 　　BEGIN　　IF R

92、ST = '1' THEN CQI := (OTHERS =>'0') ; 　　ELSIF CLK'EVENT AND CLK='1' THEN IF EN = '1' THEN

93、　　CQI := CQI + 1;　　END IF;　　END IF; 　　IF CQI = 0 THEN COUT <= '1'; 　　ELSE COUT <= '0';<

94、/p>　　END IF;　　CQ <= CQI; 　　END PROCESS;　　END behav;　　輸出模塊程序：<

95、p>　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY size_mod IS　　PORT(mod_sel: IN STD_LOGIC_

96、vector(1 downto 0); 　　add_out1: IN STD_LOGIC_vector(3 downto 0);　　add_out2: IN STD_LOGIC_vector(3 downto 0);　　add_out3: IN STD_LOGIC_vector(3 downto 0);&l

97、t;/p>　　flag: IN STD_LOGIC;　　sub_out1: IN STD_LOGIC_vector(3 downto 0);　　sub_out2: IN STD_LOGIC_vector(3 downto 0);　　mul_out1: IN STD_LOGIC

98、_vector(3 downto 0);　　mul_out2: IN STD_LOGIC_vector(3 downto 0);　　mul_out3: IN STD_LOGIC_vector(3 downto 0);　　mul_out4: IN STD_LOGIC_vector(3 downto 0);&l

99、t;/p>　　div_out1: IN STD_LOGIC_vector(3 downto 0);　　div_out2: IN STD_LOGIC_vector(3 downto 0);　　outmod: out std_logic_vector(3 downto 0);　　o

100、utLED1: out STD_LOGIC_vector(3 downto 0);　　outLED2: out STD_LOGIC_vector(3 downto 0); 　　outLED3: out STD_LOGIC_vector(3 downto 0);　　outLED4: out STD_

101、LOGIC_vector(3 downto 0)); 　　END size_mod;　　ARCHITECTURE bhv OF size_mod IS　　BEGIN　　process(mod_sel)

102、　　begin　　case mod_sel is　　when "00" => outmod<="1000"; outLED1<=(others=> '0');outLED2<=add_out1(3 downto

103、 0);outLED3<=add_out2; outLED4<=add_out3;　　when "01" => outmod<="0100"; outLED1<=(others=> '0');outLED2<=(others=>(not flag));outLED3<=sub_out1(

104、3 downto 0); outLED4<=sub_out2;　　when "10" => outmod<="0010"; outLED1<=mul_out1(3 downto 0);outLED2<=mul_out2;outLED3<=mul_out3; outLED4<=mul_out4;

105、　　when others => outmod<="0001"; outLED1<=(others=> '0');outLED2<=(others=> '0');outLED3<=div_out1(3 downto 0); outLED4<=div_out2;

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