嵌入式8位微控制器的設(shè)計(jì).pdf

1、本文介紹了用自頂向下的方法設(shè)計(jì)嵌入式8位微控制器過(guò)程，詳細(xì)講述了集成電路設(shè)計(jì)中前端設(shè)計(jì)的各個(gè)階段，并以集成電路設(shè)計(jì)流程為序來(lái)組織本文的結(jié)構(gòu)。 本文從項(xiàng)目管理和設(shè)計(jì)兩個(gè)角度來(lái)具體描述系統(tǒng)級(jí)設(shè)計(jì)。系統(tǒng)級(jí)設(shè)計(jì)中的關(guān)鍵問(wèn)題就是系統(tǒng)規(guī)格定義，它描述系統(tǒng)的所有細(xì)節(jié)，是整個(gè)項(xiàng)目的依據(jù)。用硬件描述語(yǔ)言(Verilog HDL)，在遵從代碼編寫(xiě)規(guī)范的基礎(chǔ)上，將系統(tǒng)級(jí)設(shè)計(jì)中的所有功能模塊轉(zhuǎn)換成可綜合的RTL代碼，并對(duì)RTL代碼進(jìn)行仿真來(lái)驗(yàn)證其功能的

2、正確性。根據(jù)系統(tǒng)規(guī)格定義開(kāi)發(fā)出綜合約束腳本和靜態(tài)時(shí)序分析腳本，然后用綜合工具對(duì)驗(yàn)證過(guò)的RTL代碼進(jìn)行邏輯綜合，將其轉(zhuǎn)換成與目標(biāo)工藝相關(guān)的門級(jí)網(wǎng)表，并用靜態(tài)時(shí)序分析工具對(duì)門級(jí)網(wǎng)表作全路徑的時(shí)序分析，來(lái)驗(yàn)證所有時(shí)序路徑是否都能夠滿足時(shí)序要求。之后，再對(duì)經(jīng)過(guò)靜態(tài)時(shí)序分析工具驗(yàn)證過(guò)的門級(jí)網(wǎng)表作門級(jí)仿真，并比較RTL，代碼與門級(jí)網(wǎng)表的仿真結(jié)果，來(lái)確認(rèn)仿真結(jié)果的一致性。 本文所研究的所有內(nèi)容都是具有實(shí)際意義，因?yàn)檫@是目前流行的集成電路的設(shè)計(jì)