基于NiosⅡ的嵌入式邏輯分析儀硬件系統(tǒng)設計.pdf

1、隨著大規(guī)模集成電路、FPGA(Field Programmable Gate Array)、嵌入式系統(tǒng)的不斷發(fā)展，邏輯分析儀作為數(shù)據(jù)域測試儀器中最有用、最有代表性的一種儀器，在現(xiàn)代電路系統(tǒng)設計與測試中得到了廣泛的應用。 本文應用FPGA芯片進行了“基于Nios Ⅱ的嵌入式邏輯分析儀”的硬件系統(tǒng)設計，實現(xiàn)了邏輯分析儀的各項功能，達到了設計要求。同時，嵌入式技術的應用降低了系統(tǒng)的硬件成本，提高了系統(tǒng)的可升級性，具有一定的應用價值。

2、 文中第一章講述了邏輯分析儀的基本原理，說明了本文所要設計的邏輯分析儀的技術指標。第二章主要介紹了本邏輯分析儀的硬件總體設計和FPGA外部各個功能模塊的設計。第三章詳細闡述了本邏輯分析儀FPGA中數(shù)據(jù)采集與存儲電路、中央控制模塊、觸發(fā)與存儲控制電路、數(shù)據(jù)查找與比較功能模塊的設計方法，給出了仿真結果。第四章介紹了系統(tǒng)調試的方法、調試過程中發(fā)現(xiàn)的問題及解決辦法。第五章給出了系統(tǒng)的測試結果。最后一章總結了本邏輯分析儀的特點以及未來的改進