基于Nios的SOPC技術(shù)的多DSP嵌入式系統(tǒng)設(shè)計.pdf

1、隨著微電子技術(shù)的不斷發(fā)展和現(xiàn)場可編程邏輯門陣列FPGA(Field Programmable Gate Array)技術(shù)的不斷提高，片上可編程系統(tǒng)SOPC(System On a Programmable Chip)技術(shù)逐漸成為嵌入式系統(tǒng)技術(shù)發(fā)展的新方向。 在實時圖像處理、雷達信號處理、軟件無線電、電子對抗、3G數(shù)值仿真計算中，要求嵌入式系統(tǒng)具有數(shù)據(jù)處理能力強、數(shù)據(jù)吞吐量高以及多任務(wù)實時處理功能。因此，單DSP無法滿足實時性和高

2、速運算的要求，往往需要多個DSP進行協(xié)同處理。 論文利用在FPGA上實現(xiàn)的SOPC和DSP的QDMA特點，設(shè)計并實現(xiàn)了多個DSP處理的嵌入式系統(tǒng)，該嵌入式平臺有如下主要特點： (1) 可重構(gòu)性強：利用FPGA的可重構(gòu)性,設(shè)計者可以不斷地在硬件平臺的基礎(chǔ)上根據(jù)需求進行重構(gòu)設(shè)計和升級設(shè)計，而無需更改任何硬件。 (2) 對外高速通信接口：系統(tǒng)提供一個64-bit數(shù)據(jù)寬度，200MHz接口時鐘，12根信號控制線的對外高速

3、通信接口。此接口不僅使系統(tǒng)很方便與別的系統(tǒng)進行高速數(shù)據(jù)傳輸，而且還可以使兩個本系統(tǒng)很簡單的對接起來，構(gòu)成更強大的多DSP嵌入式系統(tǒng)結(jié)構(gòu)。 (3) 處理能力強：平臺總處理能力最高達64000MIPS(百萬條指令/每秒)。 論文將實現(xiàn)的硬件平臺作為B超胎兒性別部位屏蔽算法的處理平臺，并給予驗證。試驗結(jié)果表明，設(shè)計的系統(tǒng)，其工作性能穩(wěn)定，數(shù)據(jù)處理能力強；適用于高端的雷達信號處理、電子對抗、高端圖像處理等領(lǐng)域。 課題分硬

4、件和軟件兩部分，系統(tǒng)硬件設(shè)計是本論文的任務(wù)。 論文圍繞Nios SOPC技術(shù)和DSP處理芯片TMS320C6416T進行系統(tǒng)設(shè)計，主要分為四個部分：首先介紹了SOPC技術(shù)和美國Altera公司的Nios CPU架構(gòu)及其總線結(jié)構(gòu)，以及SOPC的EDA工具、硬件描述語言。其次，簡單介紹了DSP TMS320C6416T處理器的特點、內(nèi)部結(jié)構(gòu)和對外的各種接口以及其它資源。再次，詳細介紹了基于Nios SOPC技術(shù)的多DSP嵌入式系統(tǒng)硬