多處理器系統(tǒng)芯片的層次化總線通訊架構(gòu)設(shè)計與實現(xiàn).pdf

1、在單顆芯片上集成多個處理器以提高系統(tǒng)芯片的整體性能已成為下一代集成電路設(shè)計的趨勢,而其中如何提高各處理器之間的通訊效率又成為多處理器系統(tǒng)芯片設(shè)計的關(guān)鍵.傳統(tǒng)系統(tǒng)芯片設(shè)計中多以單層總線結(jié)構(gòu)為主,而隨著系統(tǒng)中IP(Intellectual Property)模塊數(shù)目的增加,通訊效率隨之降低,進而影響系統(tǒng)整體性能.本文基于多處理器系統(tǒng)芯片,提出一種層次化總線通訊架構(gòu):局部總線負責(zé)處理器核與本地存儲器之間的通訊;全局總線實現(xiàn)處理器核對共享模塊的

2、訪問,兩層總線通過總線橋連接. 本文的研究工作受到以下項目的資助: (1)國家自然科學(xué)基金資助項目"集成電路NoC體系結(jié)構(gòu)及設(shè)計方法學(xué)基礎(chǔ)研究"(項目編號:60576034);(2)教育部博士點基金資助項目"集成電路NoC體系結(jié)構(gòu)中OCN關(guān)鍵技術(shù)研究"(項目編號:200503 59003). 論文的主要內(nèi)容和取得的成果如下: 1.在RTL級設(shè)計了多處理器系統(tǒng)平臺,重點闡述了基于雙層總線的片上通訊架構(gòu),并詳細介紹了

3、各子模塊的設(shè)計.在給出設(shè)計思路的同時,論文進行了大量仿真驗證實驗.仿真結(jié)果表明,該通訊架構(gòu)的設(shè)計滿足了多處理器系統(tǒng)的基本功能要求. 2.在RTL級以流水矩陣乘法為例研究系統(tǒng)在不同工作負載下的加速比變化.實驗結(jié)果表明,在使用四個處理器的情形下,矩陣相乘循環(huán)次數(shù)為4次時加速比僅為2.2;隨著循環(huán)次數(shù)增多,加速比最高可達3.2.由此可以得出以下結(jié)論:隨著工作負載的增加,加速比有上升的趨勢,基本原因是花費在多核之間通訊的開銷隨循環(huán)次數(shù)的

4、增多而明顯減少,從而使系統(tǒng)性能更優(yōu). 3.以ALTERA公司Stratix Ⅱ EP2S180開發(fā)平臺為目標(biāo),對整個設(shè)計進行FPGA原型驗證.整個系統(tǒng)(包括硬件和應(yīng)用程序)下載到單顆Stratix Ⅱ EP2S180器件上,工作頻率為60MHz.實驗結(jié)果表明本設(shè)計功能正確,FPGA資源利用率為34﹪,使用49,996個自適應(yīng)查找表(Adaptive Look-up Tables,ALUTs),存儲單元使用1,600,768 bi