純整數(shù)LOG-MAP Turbo編譯碼器FPGA實(shí)現(xiàn).pdf

1、在通信系統(tǒng)中，由于信道噪聲的存在使得傳輸?shù)男盘?hào)發(fā)生改變，從而在接收端發(fā)生錯(cuò)誤。因此差錯(cuò)控制作為提高傳輸可靠性的關(guān)鍵技術(shù)，已成為通信領(lǐng)域多年來的研究熱點(diǎn)。1993年C.Berrou等人提出的Turbo碼具有接近Shannon極限的性能，被看作是信道編碼理論發(fā)展史上的一個(gè)里程碑。Turbo碼由于其優(yōu)越的性能被第三代移動(dòng)通信系統(tǒng)選定為信道編碼的標(biāo)準(zhǔn)之一。 由于在Turbo碼的迭代譯碼過程中信息序列需經(jīng)過反復(fù)的交織與解交織，從而導(dǎo)致非常

2、可觀的譯碼延時(shí)，而Turbo碼譯碼器的結(jié)構(gòu)也決定了其譯碼算法的較大運(yùn)算量。因此，如何減少譯碼時(shí)延，快速高效地實(shí)現(xiàn)Trurbo碼編譯碼器具有重要的研究?jī)r(jià)值和應(yīng)用前景。目前，主要是從譯碼算法上進(jìn)行改進(jìn)，也可采用并行譯碼技術(shù)通過增加譯碼器數(shù)量來減少譯碼時(shí)延。 本論文給出了一種基于純整數(shù)運(yùn)算的Turbo譯碼算法FPGA實(shí)現(xiàn)方案。通過采用流水線技術(shù)和模塊復(fù)用等優(yōu)化設(shè)計(jì)，可以大大提高譯碼速度，減少資源消耗。整個(gè)設(shè)計(jì)用 Verilog HDL

3、語言描述，在Altera的Stratix Ⅱ系列芯片上實(shí)現(xiàn)。 論文分為六章，第一章為緒論，介紹了Turbo碼和FPGA硬件實(shí)現(xiàn)相關(guān)背景。第二章為Turbo碼的基本思想與編碼結(jié)構(gòu)，分別介紹了編碼器和交織器結(jié)構(gòu)等。第三章討論了譯碼器的結(jié)構(gòu)，并通過仿真分析比較了傳統(tǒng)的MAP算法、LOG-MAP算法和新型純整數(shù)LOG-MAP算法。第四章介紹了新型純整數(shù)LOG-MAP算法的FPGA實(shí)現(xiàn)方案。第五章介紹了Turbo碼譯碼器FPGA實(shí)現(xiàn)的性能