CMOS低噪聲寬帶寬全差分運算放大器設(shè)計.pdf

1、運算放大器在現(xiàn)代科技的各個領(lǐng)域得到了廣泛的應(yīng)用，如A/D與D/A轉(zhuǎn)換器、有源濾波器、自動增益控制器等，針對不同的應(yīng)用領(lǐng)域出現(xiàn)了不同類型的運放。 本文完成了一款應(yīng)用于移動終端的基本單元全差分運算放大器的設(shè)計。全差分運算放大器輸入級采用PMOS輸入管共源共柵類套簡式輸入結(jié)構(gòu)，輸出級采用共源級結(jié)構(gòu)以提高輸出擺幅及驅(qū)動能力，為保證穩(wěn)定的共模輸出點，采用了共模反饋。為達到較寬的帶寬，本文詳細分析推導(dǎo)了電路所存在的極零點，采用了密勒電容電阻

2、實現(xiàn)零極點補償。通過對整體電路的噪聲性能分析，優(yōu)化了電路的噪聲特性。同時，對電路的關(guān)鍵性能如穩(wěn)定性，共模抑制比，電源抑制比，輸入失調(diào)，線形度，轉(zhuǎn)換速率等進行了詳細分析與推導(dǎo)，給出了推理公式以方便優(yōu)化設(shè)計，并較為全面的比較了與折疊式輸入級以及單端運算放大器的優(yōu)缺點，給出了指導(dǎo)設(shè)計的一般原則。另外，搭建了完整詳細的仿真測試電路，根據(jù)各參數(shù)的定義，分析了測試電路的搭建原理。 本文在CADENCE環(huán)境下，采用0.1 8μmCMOS工藝進

3、行了版圖設(shè)計及后仿真。在考慮工藝失配，電壓波動1.7—1.9V，溫度變化—35°—105。的情況下，全差分運算放大器后仿真的整體功耗不超過2.6mW，等效輸入噪聲不高于6nV/√HZ，單位增益帶寬大于145M，相位裕度大于56°，總諧波失真小于-100dB，直流增益高于72dB，輸出擺幅大于3.2V，輸入失調(diào)電壓小于1.5 mV等，共模抑制比大于90dB，電源抑制比大于81 dB，轉(zhuǎn)化速率大于84dB，版圖面積為138μm*79μm。超