2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)
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1、電子科技大學(xué)碩士學(xué)位論文微處理器中鎖相環(huán)的設(shè)計(jì)姓名：張禹申請(qǐng)學(xué)位級(jí)別：碩士專業(yè)：軟件工程指導(dǎo)教師：張波冀力強(qiáng)20081101ABSTRACTABSTRACTThispaperdesignedamicroprocessorused勰aclockdrivenhighperformancechargepumpphaselockedloop(CPPLL)circuit，ThedesignusesstandardCMOSchargepumppha

2、se—lockedstructure，includingPhaseFrequencyDetector(PFD)，ChargePump(CP)，LowPassFilter(LPF)，VoltageControlledOscillator(VCO)andFrequencyDivider(Divider)fivemodulesInadetailedanalysisoftheinternalstructureofthephaselockedlo

3、opandthebasicprinciplesonthebasisofitsresearchphasenoisecharacteristicsandpropertiesofloop，andcarriedouttheSimulationofitAtlast，drawsthelayoutThedesignemploysthestandardCPPLLstructure，comprisingaphasefrequencydetectorach

4、argepump，alowpassfilteravoltagecontrolledoscillatorandafrequencydividerInordertoachievetheoptimizationofthewholeCPPLL，thedesignemploysapluralityofnovelstructuresofaphasefrequencydetectoracurrentmodechargepump，avoltagecon

5、trolledoscillatorwithtwostagedifferentialnegmiveresistances，acurrentmodefilter，andaTSPCfrequencydividerwhereinthephasefrequencydetectorCaneffectivelyeliminatethedeadzoneThecurrent—modechargepumpstructurehaslowpowerconsum

6、ptionandhil曲chargeordischargevelocityandwellinhibitsthechargesharingeffectThevoltagecontrolledoscillatorhaswi(1eoscillatingrangeandlownoise，thecurrent—modefiltercircuithaslownoiseandlowpowerconsumptionandtheMasterslavefr

7、equencydividerhasfastoperationalspeedThesimulationresultshowsthatwhentheidealclocksourcebeingthereferencesignalinthedesignthesystemlockedtimeis978911as，thecentraloscillationfrequencyis533MHz，andthejitteroftheoutputfreque

8、ncyislowThefrequencyjitteris嵋∥thatis87721Hzbetweenthetimeofambienttemperatureat一55℃～125℃change，andthecyclejitter4289ps；relativejitter0002144‰Thepowerconsumptionofthecircuitis30rowInthedesign，theoutputfrequencyhasbetterst

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