基于數(shù)據(jù)放大單元延遲方法的低功耗Cache研究.pdf

1、在當(dāng)代計(jì)算機(jī)系統(tǒng)中，處理器速度遠(yuǎn)遠(yuǎn)高于存儲(chǔ)器的速度。Cache技術(shù)是提高數(shù)據(jù)訪問性能的經(jīng)典技術(shù)，做為它們二者之間的重要的橋梁，已經(jīng)在計(jì)算技術(shù)的多個(gè)方面得到了成功的應(yīng)用，在計(jì)算機(jī)系統(tǒng)中的性能優(yōu)化中發(fā)揮了重要的作用。但是Cache同時(shí)也占據(jù)了處理器的大部分功耗。而研究Cache的低功耗和高性能，對(duì)于計(jì)算機(jī)系統(tǒng)，特別是嵌入式系統(tǒng)的優(yōu)化，都有著重要的意義。 Simplescalar模擬器和Wattch模擬器是基于計(jì)算機(jī)體系結(jié)構(gòu)一級(jí)的模擬

2、器，Simplescalar模擬器實(shí)現(xiàn)了流水和亂序的功能，而Wattch模擬器在Simplescalar的基礎(chǔ)上實(shí)現(xiàn)了功耗計(jì)算和Cache的延遲計(jì)算。本文從高性能低功耗Cache研究的角度對(duì)這兩個(gè)模擬器的內(nèi)核代碼進(jìn)行了深入地分析。 傳統(tǒng)的組相聯(lián)Cache在訪問一個(gè)數(shù)據(jù)塊時(shí)，要同時(shí)訪問一個(gè)組下面的所有路，這樣極大地增加了訪問的功耗。對(duì)于一個(gè)n路組相聯(lián)的Cache，就有n-1路的訪問是無謂的。本文基于已有的數(shù)據(jù)放大單元延遲Cache

3、的模型，對(duì)其進(jìn)行了修改，加入了有效位的預(yù)判，提出了一種新的帶有效位預(yù)判的部分位比較數(shù)據(jù)放大單元延遲Cache(PTC-V Cache)。它能夠有效地減少無效位數(shù)據(jù)塊讀取的功耗。從而減少Cache的功耗，繼而降低整個(gè)計(jì)算機(jī)系統(tǒng)的功耗。 在Wattch模擬器上運(yùn)行了SPEC95測試程序進(jìn)行實(shí)驗(yàn)，模擬實(shí)驗(yàn)結(jié)果表明當(dāng)制造工藝為0.13μm時(shí)，PTC-V Cache相比與部分位比較Cache能夠平均減少12％的功耗，最多時(shí)能夠減少40％。