SOI薄膜（FD）器件模擬技術(shù)—深亞微米全耗盡SOIMOSFET閾值電壓模型及新器件結(jié)構(gòu)的研究.pdf

1、SOICMOS電路因具有低結(jié)電容、二級效應(yīng)小以及消除了閂鎖效應(yīng)、適于低壓低功耗工作等優(yōu)點，現(xiàn)已廣泛的應(yīng)用于高速低功耗IC設(shè)計領(lǐng)域。 鑒于CMOS集成技術(shù)在現(xiàn)代VLSI領(lǐng)域中的重要地位，以及電子設(shè)計自動化(EDA)在集成電路設(shè)計中的普遍應(yīng)用，作為設(shè)計方和IC制造方互相聯(lián)系的環(huán)節(jié)，MOSFET器件的集成模型一直受到人們的關(guān)注。 隨著柵長縮小至深亞微米范圍，小尺寸效應(yīng)給SOI器件帶來了新的挑戰(zhàn)。一方面，在SOI器件的建模中，必

2、須考慮溝道長度縮短所帶來短溝道效應(yīng)，以及特有的體浮置帶來的浮體效應(yīng)問題。另一方面，為了實現(xiàn)器件的特征尺寸向更小的技術(shù)節(jié)點邁進(jìn)，SOI器件從結(jié)構(gòu)，材料上進(jìn)行革新，改善器件性能，提高柵控能力，器件也由平面結(jié)構(gòu)向3D結(jié)構(gòu)發(fā)展。 本文從模型與結(jié)構(gòu)上針對小尺寸效應(yīng)提出新的觀點。在介紹了SOI的發(fā)展及SOI制備技術(shù)的基礎(chǔ)上，針對HALO工藝的SOIMOS器件提出了新的閾值電壓模型，模型較好地反應(yīng)了器件溝道和隱埋層二維電勢分布，以及短溝道效應(yīng)