基于PCI總線的嵌入式設(shè)備的性能設(shè)計、仿真與優(yōu)化研究.pdf

1、隨著芯片集成度的提高，對于硬件開發(fā)人員而言，對芯片內(nèi)部邏輯功能掌握的要求越來越低，而同時因為網(wǎng)絡(luò)技術(shù)的發(fā)展，接口的數(shù)據(jù)傳輸速率越來越高，需要硬件人員熟悉芯片內(nèi)部的機制來進(jìn)行性能設(shè)計。 該文從對于基于PCI總線的硬件設(shè)備接口卡和主板的硬件原理出發(fā)，結(jié)合目前流量分析上的一些思路，嘗試在設(shè)備上做性能分析，其目的是想通過模型和數(shù)學(xué)計算，來設(shè)計一定網(wǎng)絡(luò)流量環(huán)境下設(shè)備內(nèi)部的一些硬件參數(shù)。 該文在模型層次和測試層次對于性能設(shè)計都做了開

2、拓性工作。在研究算法和模型的過程中，通過建立兩個基本算法和一個修正算法，并且研究這些算法本身的特點和使用場合后，再根據(jù)硬件機制、驅(qū)動方式和測試結(jié)果等方面的知識，把基于PCI總線的設(shè)備過程細(xì)化劃分為幾個排隊過程，并且設(shè)計了基本算法和修正算法對其進(jìn)行仿真分析，得出一定數(shù)據(jù)流量情況下對于硬件設(shè)備各個排隊階段資源的占用，從而可以估算出所設(shè)計設(shè)備的各種資源的大小和真正的性能瓶頸所在。隨后該文探討了大流量的模型和基于此的計算分析方法，得出了硬件設(shè)計