連續(xù)時間ΣΔ調(diào)制器的研究與設(shè)計(jì).pdf

1、基于過采樣、噪聲成形、數(shù)字濾波和抽取技術(shù)的∑△ADC技術(shù)，由于具有模擬電路部分結(jié)構(gòu)相對簡單，所占用的面積較小，且對元器件的匹配性能和非理想特性不敏感等優(yōu)點(diǎn)，使其非常適合當(dāng)代的VLSICMOS工藝技術(shù)設(shè)計(jì)。它采用了犧牲速度來換取高精度的方法使其逐漸成為低成本、低功耗、高分辨率和窄帶寬ADC設(shè)計(jì)的主流技術(shù)，在測量、音頻信號處理、和無線通訊等領(lǐng)域正得到越來越廣泛的應(yīng)用。與離散時間∑△調(diào)制器相比，連續(xù)時間調(diào)制器具有速度快、功耗低、線形度好和面積

2、小等優(yōu)點(diǎn)，近幾年來在無線系統(tǒng)中得到越來越廣泛的應(yīng)用。 本文研究了∑△ADC的工作原理，對連續(xù)時間模式和離散時間模式的EA調(diào)制器的結(jié)構(gòu)特點(diǎn)及各自的優(yōu)缺點(diǎn)作了對比分析，重點(diǎn)闡述了連續(xù)時間模式∑△調(diào)制器的理論分析和設(shè)計(jì)方法，探討了各種非理想因素對調(diào)制器性能的影響。本文使用了MathWorks公司的Matlabsimulink工具進(jìn)行了系統(tǒng)的行為級建模和仿真，并給出了各個子模塊電路級和版圖級的實(shí)現(xiàn)方法以及版圖后仿真的結(jié)果。系統(tǒng)仿真結(jié)果表

3、明，在采樣頻率為40MHz,信號帶寬為1.25MHz的條件下，該EA調(diào)制器的分辨率可以達(dá)到7bit。本論文的電路圖設(shè)計(jì)和仿真是利用Cadence環(huán)境下的Composer和Hspice進(jìn)行，版圖設(shè)計(jì)和驗(yàn)證分別采用Cadence公司的Virtuoso和MentorGraphics的Calibre工具來實(shí)現(xiàn)，器件模型和版圖設(shè)計(jì)規(guī)則及相應(yīng)的庫文件、版圖驗(yàn)證和提取文件都是基于UMC公司的O.13um邏輯／混合信號1P5MCMOS孿生阱孿生阱銅制程