基于FPGA的數(shù)據(jù)同步系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著自動(dòng)化變電站中一次設(shè)備的數(shù)字化和集成化，間隔層的一些功能下放到過(guò)程層去實(shí)現(xiàn)，使得過(guò)程層的結(jié)構(gòu)日趨復(fù)雜和重要。由于過(guò)程層中二次設(shè)備需要對(duì)變電站的實(shí)時(shí)信息進(jìn)行分析處理，合并單元從采集數(shù)據(jù)到發(fā)送數(shù)據(jù)的同步延時(shí)不僅要短，而且要固定。然而，目前數(shù)字化變電站中的校時(shí)功能往往并不精確，如何保持采樣數(shù)據(jù)同步是一個(gè)需要解決的關(guān)鍵問(wèn)題。針對(duì)采樣數(shù)據(jù)不同步的問(wèn)題，本文利用FPGA設(shè)計(jì)并實(shí)現(xiàn)了變電站數(shù)據(jù)同步系統(tǒng)，對(duì)實(shí)現(xiàn)變電站內(nèi)資源共享和系統(tǒng)集成具有重要的理

2、論意義和實(shí)用價(jià)值。
　　 本文首先闡述了數(shù)字化變電站的發(fā)展及目前國(guó)內(nèi)外在采樣數(shù)據(jù)同步方面的研究現(xiàn)狀，對(duì)具有數(shù)字化接口功能的合并單元進(jìn)行了分析。根據(jù)同步合并單元在系統(tǒng)中需要實(shí)現(xiàn)的具體功能，本文介紹了數(shù)據(jù)同步系統(tǒng)的設(shè)計(jì)方案，將系統(tǒng)分為多路數(shù)據(jù)采樣模塊、數(shù)據(jù)同步處理模塊、以太網(wǎng)數(shù)據(jù)通訊模塊等。
　　 通過(guò)對(duì)同步問(wèn)題的深入研究分析，系統(tǒng)采用牛頓插值算法對(duì)采樣數(shù)據(jù)進(jìn)行了同步處理。該方法利用合并單元采樣信息的準(zhǔn)確到達(dá)時(shí)刻、報(bào)文的延遲

3、時(shí)間來(lái)推算合并單元對(duì)應(yīng)于本地時(shí)刻的采樣樣本，然后通過(guò)插值計(jì)算獲取不同合并單元對(duì)應(yīng)同一本地時(shí)刻的采樣樣本信息。與目前數(shù)字化變電站主要的同步方式時(shí)鐘同步相比，其不需要外接同步時(shí)鐘源即可實(shí)現(xiàn)采樣值同步。
　　 由于同步合并單元需要完成多路并行數(shù)據(jù)的采集并進(jìn)行實(shí)時(shí)處理，要求有較多的輸入/輸出端口。而且合并單元接收處理轉(zhuǎn)換后的數(shù)字電流、電壓信號(hào)，對(duì)于保護(hù)設(shè)備來(lái)說(shuō)處理的數(shù)據(jù)最大誤差不得超過(guò)4μs，對(duì)于計(jì)量裝置不得超過(guò)1μs。單個(gè)單片機(jī)很難完