基于FPGA的可容錯(cuò)片上網(wǎng)絡(luò)設(shè)計(jì)方法.pdf

1、隨著超大規(guī)模集成電路的發(fā)展，單個(gè)芯片上可集成的晶體管數(shù)量越來越多，IP核的數(shù)量也隨之迅速遞增。由于傳統(tǒng)的片上系統(tǒng)（System-on-Chip，SoC）采用了總線結(jié)構(gòu)，使得SoC存在著地址空間有限、無法同時(shí)支持一對(duì)以上的用戶通信和全局時(shí)鐘同步等問題。單個(gè)芯片上集成的IP核的增多，將導(dǎo)致這些缺點(diǎn)不可調(diào)和。因此，SoC已經(jīng)不適應(yīng)未來集成電路的發(fā)展需求。為了解決上述問題，一些專家和學(xué)者借鑒了計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)，提出了全新的互連結(jié)構(gòu)——片上網(wǎng)絡(luò)（N

2、etwork-on-Chip，NoC）。片上網(wǎng)絡(luò)將計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)移植到芯片設(shè)計(jì)，它是一種基于網(wǎng)絡(luò)結(jié)構(gòu)和路由通信的機(jī)制。片上網(wǎng)絡(luò)從體系結(jié)構(gòu)上徹底解決總線架構(gòu)帶來的問題，提供了良好的并行通信能力，使得NoC成為面向納米工藝的新型體系結(jié)構(gòu)。
　　 但是，隨著集成電路特征尺寸進(jìn)入納米量級(jí)后，由于工作電壓快速降低、工作頻率急劇升高，電路對(duì)于粒子輻射、電源和互連噪聲、電磁干擾的敏感度加劇，導(dǎo)致瞬態(tài)故障引發(fā)的軟錯(cuò)誤率（SER，Soft Err

3、or Rate）快速攀升。相關(guān)文獻(xiàn)預(yù)測(cè)從1992年到2011年，軟錯(cuò)誤率將上升9個(gè)數(shù)量級(jí)。因此，糾正軟錯(cuò)誤已經(jīng)變成NoC設(shè)計(jì)過程中需要考慮的關(guān)鍵因素。另一方面，隨著制造的工藝尺寸不斷減小，單硅片上晶體管的密度和速度進(jìn)一步提高。但是，隨著硅特征尺寸接近原子量級(jí)，VLSI的偏差性和易于老化的脆弱性變地更加突出。未來的VLSI設(shè)計(jì)將有數(shù)千億晶體管組成，其中超過10％的晶體管由于磨損和工藝偏差將會(huì)產(chǎn)生硬件故障，因此，在設(shè)計(jì)NoC時(shí)必須要考慮潛在

4、的硬件故障。隨機(jī)的軟錯(cuò)誤和潛在固有的硬件故障是NoC設(shè)計(jì)階段須面對(duì)的關(guān)鍵問題。
　　 本論文的主要工作如下：
　　 （1）介紹了片上網(wǎng)絡(luò)產(chǎn)生的背景、片上網(wǎng)絡(luò)研究的關(guān)鍵問題和國(guó)內(nèi)外研究現(xiàn)狀；此外，還介紹了片n上網(wǎng)絡(luò)的標(biāo)準(zhǔn)硬件結(jié)構(gòu)的設(shè)計(jì)和基于FPGA的硬件設(shè)計(jì)流程；
　　 （2）深入研究片上網(wǎng)絡(luò)的資源網(wǎng)絡(luò)接口硬件結(jié)構(gòu)，提出一種可以處理軟錯(cuò)誤的資源網(wǎng)絡(luò)接口結(jié)構(gòu)。該方案在資源網(wǎng)接口中增加編碼電路以產(chǎn)生校驗(yàn)位和解碼電路以糾

5、正一位軟錯(cuò)誤。與其他NoC的資源網(wǎng)絡(luò)接口設(shè)計(jì)相比，該結(jié)構(gòu)具有可靠性高、硬件開銷低等特點(diǎn)。實(shí)驗(yàn)結(jié)果顯示，該設(shè)計(jì)通過了功能仿真，具有較小的硬件開銷；
　　 （3）深入研究片上網(wǎng)絡(luò)的路由器硬件結(jié)構(gòu)，在標(biāo)準(zhǔn)路由器中添加BIST電路，并在其RC模塊中增加狀態(tài)標(biāo)志寄存器標(biāo)志其相鄰路由器有無故障。若所要傳輸數(shù)據(jù)要到達(dá)的下一跳路由器無故障，則以原先規(guī)定的端口轉(zhuǎn)發(fā)數(shù)據(jù)，若有故障，則從其他端口轉(zhuǎn)發(fā)數(shù)據(jù)，從而達(dá)到容路由器中硬件故障的目的。與其他NoC