數(shù)據(jù)包異步電路的關(guān)鍵技術(shù)研究.pdf

1、在數(shù)字集成電路設(shè)計領(lǐng)域，隨著半導(dǎo)體工藝進入到深亞微米階段，主流的同步電路設(shè)計遇到了前所未有的挑戰(zhàn)，異步電路逐漸引起了設(shè)計者的重視。基于單軌編碼和數(shù)據(jù)包延時模型的異步電路尤其受到大多數(shù)設(shè)計人員的青睞，其具有面積代價小，功耗低，設(shè)計方法可與同步單軌邏輯兼容等優(yōu)點。但是，數(shù)據(jù)包異步電路也存在工藝可移植性不強、抗差分功耗分析(DPA)攻擊性能差等問題，設(shè)計方法尚不能滿足當(dāng)前深亞微米工藝下的超大規(guī)模集成電路設(shè)計的要求。本文針對數(shù)據(jù)包異步電路設(shè)計方

2、法學(xué)的若干問題開展的如下研究具有重要的學(xué)術(shù)和應(yīng)用價值。
　　 首先，介紹了數(shù)字集成電路的功耗及低功耗設(shè)計的基本原理，分析了不同異步電路設(shè)計模式的功耗特性和不同邏輯及實現(xiàn)工藝下的異步C 單元的能耗特性。
　　 其次，針對數(shù)據(jù)包異步流水線架構(gòu)進行的研究包括：低功耗四相握手控制器的設(shè)計原則；三種高性能數(shù)據(jù)包異步流水線(GasP、IPCMOS和MOUSETRAP)的原理及非線性流水線的設(shè)計實現(xiàn)；基于一種簡單的晶體管延時模型的分析

3、流水線性能的方法；提出的MOUSETRAP的優(yōu)化設(shè)計方案在沒有降低流水線性能的條件下，使其功耗得到很大降低；研究數(shù)據(jù)包異步流水線中常用的數(shù)據(jù)鎖存單元的功耗特性。上述研究對數(shù)據(jù)包異步電路架構(gòu)的選用及優(yōu)化具有指導(dǎo)意義。
　　 基于異步電路開發(fā)工具Balsa的研究，探討了利用同步電路EDA 工具設(shè)計大規(guī)模數(shù)據(jù)包異步電路的方法。改進了Balsa的數(shù)據(jù)包異步電路設(shè)計流程：數(shù)據(jù)通道通過標(biāo)準(zhǔn)的半定制設(shè)計流程來完成，握手通道則基于Balsa的異

4、步握手組件綜合技術(shù)和全定制設(shè)計方法。提出一種新穎的四相握手控制器——R 單元，基于R 單元的Balsa 異步組件設(shè)計研究解決了Balsa 異步電路設(shè)計存在的性能損失過大的問題。提出基于多級供電電壓控制下的延時可調(diào)機制，緩解了數(shù)據(jù)包異步電路的匹配延時鏈插入導(dǎo)致工藝可移植性差的問題。
　　 開展數(shù)據(jù)包異步電路的抗DPA 攻擊方法的研究。論述了基于“相關(guān)性”分析的DPA 攻擊數(shù)學(xué)模型，并利用相關(guān)軟件和EDA 設(shè)計工具搭建了仿真平臺。將

5、“隨機延時鏈插入”的抗DPA 攻擊方法成功應(yīng)用到數(shù)據(jù)包異步電路設(shè)計中；提出了在數(shù)據(jù)包異步電路中局部采用雙軌邏輯的抗DPA 攻擊策略。上述方法以合理的硬件代價，提高了電路的抗DPA 攻擊性能。上述研究對資源受限的嵌入式數(shù)據(jù)安全加密芯片設(shè)計具有重要的實際意義。
　　 最后，基于一款異步高級加密標(biāo)準(zhǔn)(AES)S 盒的全定制設(shè)計實現(xiàn)，一方面研究了全定制數(shù)據(jù)包異步電路的低功耗設(shè)計技術(shù)。另一方面，針對本文提出的基于Balsa的數(shù)據(jù)包異步電路