基于量子粒子群算法的SoC測(cè)試調(diào)度優(yōu)化研究.pdf

1、隨著集成電路深亞微米制造和設(shè)計(jì)技術(shù)迅速發(fā)展,系統(tǒng)級(jí)芯片(SoC)技術(shù)的應(yīng)用大大降低了昂貴的設(shè)計(jì)和制造成本,但對(duì)于測(cè)試來說卻變得更為復(fù)雜,測(cè)試時(shí)間越來越長(zhǎng),測(cè)試成本也越來越高。SoC測(cè)試中,在同一時(shí)間內(nèi)對(duì)多個(gè) IP核進(jìn)行并行測(cè)試是減少總測(cè)試時(shí)間的有效方法。芯片上的IP核有大有小,各IP核所需要的測(cè)試數(shù)據(jù)端口數(shù)目也有多有少,但片上的測(cè)試總線數(shù)目一定。因此,可以將幾個(gè)較小的IP核分配到不同的測(cè)試總線上,允許它們同時(shí)進(jìn)行測(cè)試,這就需要在SoC設(shè)

2、計(jì)中進(jìn)行測(cè)試調(diào)度。但是無限制的多IP核同時(shí)工作,使芯片瞬時(shí)功耗加大,可能造成測(cè)試芯片的損壞。
　　本文研究了SoC測(cè)試調(diào)度優(yōu)化方法,在此基礎(chǔ)上對(duì)基于測(cè)試總線的測(cè)試訪問機(jī)制策略進(jìn)行分析,并以縮短 SoC測(cè)試時(shí)間為目的,建立基于粒子群算法功耗約束下的SoC測(cè)試調(diào)度數(shù)學(xué)模型。結(jié)合測(cè)試調(diào)度優(yōu)化問題,通過實(shí)驗(yàn)確定算法中各個(gè)參數(shù)的最優(yōu)值。為了彌補(bǔ)粒子群算法易陷入局部最優(yōu)解的缺點(diǎn),引入具有量子行為的粒子群算法。然后建立相應(yīng)的數(shù)學(xué)模型,提出基于量