面向嵌入式安全哈希算法的研究與實(shí)現(xiàn).pdf

1、安全哈希算法(SHA)具有運(yùn)算速度快、資源占用少等特點(diǎn)，被廣泛應(yīng)用于數(shù)字簽名、消息認(rèn)證和無(wú)線(xiàn)射頻識(shí)別(RFID)等領(lǐng)域。隨著密碼分析學(xué)的發(fā)展與傳統(tǒng)哈希算法SHA-0、SHA-1等被成功攻擊，NIST提出制定新一代哈希算法（SHA-3）以適應(yīng)信息安全的發(fā)展。在硬件加密芯片追求高速率、低面積以及低功耗的情況下，提高硬件實(shí)現(xiàn)的面積、頻率、吞吐量以及功耗等指標(biāo)的綜合性能成為SHA-3算法研究的重要課題。目前國(guó)內(nèi)外SHA-3候選算法的硬件實(shí)現(xiàn)具有

2、以下幾點(diǎn)不足:第一、硬件實(shí)現(xiàn)版本比較單一，缺乏靈活性;第二、硬件實(shí)現(xiàn)的吞吐量和面積等綜合性能有待提高;第三、硬件實(shí)現(xiàn)缺乏對(duì)功耗方面的分析。針對(duì)這些問(wèn)題，本文根據(jù)哈希算法在嵌入式系統(tǒng)中應(yīng)用需求的不同，提出了三種不同架構(gòu)的哈希算法硬件實(shí)現(xiàn):
　　 第一，新型版本可選擇JH算法。考慮FPGA硬件可重復(fù)編程的特點(diǎn)，運(yùn)用動(dòng)態(tài)部分可重構(gòu)方法，對(duì)JH算法的硬件實(shí)現(xiàn)進(jìn)行合理的功能模塊劃分，并將其關(guān)鍵部分的硬件實(shí)現(xiàn)進(jìn)行優(yōu)化。該方案支持JH-224

3、、JH-256、JH-384和JH-512四種不同參數(shù)版本的JH算法，在Xilinx Virtex-5 FPGA硬件平臺(tái)上實(shí)現(xiàn)的吞吐量/面積指標(biāo)比目前設(shè)計(jì)提高了118％，具有靈活性強(qiáng)，綜合性能較優(yōu)等特點(diǎn);
　　 第二，面向RFID硬件的低功耗JH算法。本文設(shè)計(jì)了數(shù)據(jù)通路長(zhǎng)度為16位的輪函數(shù)結(jié)構(gòu)，通過(guò)適當(dāng)降低算法的工作頻率來(lái)減少硬件實(shí)現(xiàn)的面積。將低功耗JH-256算法的硬件實(shí)現(xiàn)綜合在ASIC0.18μm CMOS庫(kù)上，當(dāng)工作頻率為

4、100KHz時(shí)，功耗值為27.89μW;所占用的面積為24797門(mén)，比目前設(shè)計(jì)降低了51.5％。
　　 第三，面向RFID硬件的低功耗KECCAK算法。本文通過(guò)采用循環(huán)結(jié)構(gòu)外部存儲(chǔ)方式對(duì)KECCAK算法硬件實(shí)現(xiàn)的體系結(jié)構(gòu)進(jìn)行優(yōu)化;并將一個(gè)較長(zhǎng)的組合邏輯電路分為多個(gè)運(yùn)算周期來(lái)實(shí)現(xiàn)，縮短了整個(gè)電路的關(guān)鍵路徑;此外，通過(guò)復(fù)用置換R模塊降低設(shè)計(jì)的面積。在ASIC0.18μm CMOS庫(kù)上進(jìn)行仿真實(shí)驗(yàn)，當(dāng)工作頻率為100KHz時(shí)，KECC