基于軟硬件協(xié)同設計的虛擬機的并行性研究.pdf

1、動態(tài)二進制翻譯技術與軟硬件協(xié)同設計方法相結合，通過在硬件核心上集成專用硬件結構實現(xiàn)指令集體系結構，可以有效地解決虛擬機應用中二進制代碼兼容問題，為動態(tài)二進制翻譯與優(yōu)化提供了一條新的思路。 本文在深入了解當前動態(tài)二進制翻譯與虛擬機相關技術研究現(xiàn)狀的基礎上，展開對軟硬件協(xié)同設計的并行虛擬機的深入研究。文中將基于軟件實現(xiàn)的動態(tài)二進制翻譯流程劃分為代碼加載、動態(tài)翻譯和翻譯后代碼本地執(zhí)行等三個主體部分，以及在主體流程基礎上實現(xiàn)的動態(tài)優(yōu)化。

2、通過精心設計的硬件集成單元來完成動態(tài)翻譯過程中的代碼翻譯，和動態(tài)優(yōu)化中的目標代碼緩存維護、源-目標執(zhí)行代碼入口地址映射、Profile 信息收集等任務，最終實現(xiàn)動態(tài)二進制翻譯與優(yōu)化，和翻譯后代碼的執(zhí)行，兩個線程級任務的異步并行化。文章在軟硬件協(xié)同設計二進制翻譯處理器模型基礎上，提出了以提高二進制翻譯處理器性能的硬件翻譯單元構造算法與硬件加速優(yōu)化框架，以及動態(tài)二進制翻譯中的線程級并行性開發(fā)，并實現(xiàn)了軟硬件協(xié)同設計虛擬機并行原型系統(tǒng)Co-d

3、esign CrossBit。本文主要的創(chuàng)新點包括: 1. 研究了動態(tài)二進制翻譯的任務流程以及性能模型。根據(jù)翻譯正確性和優(yōu)化性能的要求，對任務流程的關鍵部分給出相應的硬件支持策略和實現(xiàn)方案。在分析動態(tài)二進制翻譯系統(tǒng)性能模型的基礎上，提出了通過FPGA 技術在芯片內(nèi)集成協(xié)處理器實現(xiàn)動態(tài)二進制翻譯系統(tǒng)的線程級并行。 2.提出了并行動態(tài)二進制翻譯模型。開發(fā)線程級并行性是提高處理器性能的重要手段。并行系統(tǒng)通過將動態(tài)二進制翻譯的任

4、務分配到兩個處理核上執(zhí)行，將代碼翻譯、profile 信息收集、緩存維護、源-目標執(zhí)行代碼入口地址等任務從二進制翻譯器中源結構指令執(zhí)行的關鍵路徑上分離出來，提高系統(tǒng)的性能與實時性。 3.為了驗證本文工作的正確性與性能優(yōu)勢，文章最后實現(xiàn)了原型翻譯系統(tǒng)。設計的軟硬件協(xié)同動態(tài)二進制翻譯系統(tǒng)成功地實現(xiàn)了從用戶級IA-32 整數(shù)指令到目標結構PowerPC的翻譯與執(zhí)行，根據(jù)標準SPEC基準測試程序，使得動態(tài)二進制翻譯過程的正確性與本文提出

5、算法的性能優(yōu)勢得到了驗證。 實驗表明，軟硬件協(xié)同設計虛擬機可以很好的解決向新體系結構遷移時的各種兼容性問題。精心設計的硬件支持部件和硬件加速優(yōu)化算法可以進一步提高動態(tài)二進制翻譯的性能。可并行執(zhí)行硬件集成單元的引入使處理器的執(zhí)行任務得到極大簡化，并可以靈活利用并行化技術。指令集結構的實現(xiàn)與底層執(zhí)行機制實現(xiàn)的分離也為軟硬件升級帶來很大的靈活性?？傊?，動態(tài)二進制翻譯技術與軟硬件協(xié)同設計相結合的虛擬機系統(tǒng)，在有效解決二進制代碼兼容問題的