萬(wàn)兆以太網(wǎng)及SDH STM-64用CMOS并串轉(zhuǎn)換芯片設(shè)計(jì).pdf_第1頁(yè)
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1、本文給出了一個(gè)應(yīng)用于萬(wàn)兆以太網(wǎng)的10-Gb/s4:1并串轉(zhuǎn)換電路，考慮到芯片的通用性，該并串轉(zhuǎn)換芯片也支持SDHSTM-64的應(yīng)用。 樹型結(jié)構(gòu)的使用降低了大部分電路的工作速率，從而簡(jiǎn)化了設(shè)計(jì)，也減小了芯片功耗。在2:1并串轉(zhuǎn)換單元中采用了改進(jìn)的并行結(jié)構(gòu)，利用一系列D-Latch(D鎖存器)調(diào)整進(jìn)入數(shù)據(jù)選擇器的時(shí)鐘和數(shù)據(jù)間的相位關(guān)系，以提供更大的相位裕量，使電路可以更可靠地工作。在高速2-bit數(shù)據(jù)選擇器的設(shè)計(jì)中采用了并聯(lián)峰化技術(shù)

2、，以拓展其帶寬。 給出了并串轉(zhuǎn)換電路的系統(tǒng)設(shè)計(jì)方案、各模塊設(shè)計(jì)要點(diǎn)、模擬結(jié)果以及在芯片測(cè)試結(jié)果。芯片使用TSMC0.18-μmCMOS工藝實(shí)現(xiàn)。在1.8V供電電壓下，芯片輸出數(shù)據(jù)速率達(dá)到了10-Gb/s，芯片面積1.4×1mm2，功耗300mW，低于同類芯片功耗。 本課題得到了國(guó)家863計(jì)劃“10-Gb/s以太網(wǎng)物理層上下行接口處理芯片研究”和“10-40Gb/s光收發(fā)關(guān)鍵器件芯片技術(shù)研究”兩個(gè)項(xiàng)目的支持，其中萬(wàn)兆以太網(wǎng)

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