多鏈路層無阻塞環(huán)形片上網(wǎng)絡(luò)研究.pdf

1、隨著半導體制造工藝的不斷發(fā)展，單個芯片的晶體管集成度與日俱增，多核甚至眾核成為目前微處理器設(shè)計的趨勢。當核數(shù)增加時，傳統(tǒng)的總線互連通信面臨著帶寬、可擴展性以及功耗等方面的局限。片上網(wǎng)絡(luò)以其高效和可擴展性的通信能力逐漸取代總線成為核間通信最主要的方式。然而傳統(tǒng)片上網(wǎng)絡(luò)引入了大量的硬件開銷，使之成為多核處理器的性能和可擴展性的瓶頸。為降低硬件開銷，并提高性能，本文面向一款具有高帶寬和低功耗需求的多核DSP處理器，設(shè)計并實現(xiàn)了一種多鏈路層無阻

2、塞的環(huán)形網(wǎng)絡(luò)結(jié)構(gòu)，并且對其性能進行全面的分析評價。在此基礎(chǔ)上，本文為下一代眾核乃至百核處理器的環(huán)形網(wǎng)絡(luò)結(jié)構(gòu)提出了一種低開銷的層次環(huán)形網(wǎng)絡(luò)結(jié)構(gòu)。因此，本文在理論和工程上都具有重要研究價值和意義。本文的主要研究成果和貢獻包括：
　　(1)設(shè)計并實現(xiàn)了一款多鏈路層無阻塞的環(huán)形網(wǎng)絡(luò)結(jié)構(gòu)
　　本文設(shè)計并實現(xiàn)的多鏈路層無阻塞環(huán)形網(wǎng)絡(luò)采用多鏈路層設(shè)計，提高了帶寬利用率并消除了協(xié)議層死鎖；采用無阻塞路由器設(shè)計，減少了硬件開銷。本文還設(shè)計了全

3、局流控機制來防止報文丟失和餓死現(xiàn)象的發(fā)生。實驗結(jié)果表明，本文的設(shè)計與基于Dateline機制的環(huán)形網(wǎng)絡(luò)和Intel Nehalem-EX處理器的環(huán)形相比，分別有69.4％和12.3%的性能提升，相比于傳統(tǒng)的Dateline環(huán)形網(wǎng)絡(luò)，降低了大量的硬件開銷，而與Nehalem-EX的環(huán)網(wǎng)硬件開銷則相差不大。
　　(2)設(shè)計并實現(xiàn)了一款多鏈路層無阻塞的層次環(huán)形網(wǎng)絡(luò)結(jié)構(gòu)
　　本文在多鏈路層無阻塞環(huán)形網(wǎng)絡(luò)結(jié)構(gòu)設(shè)計的基礎(chǔ)上，設(shè)計實現(xiàn)了一

4、種多鏈路層無阻塞的層次環(huán)形網(wǎng)絡(luò)結(jié)構(gòu)。該層次環(huán)保持了多鏈路層和無阻塞結(jié)構(gòu)的優(yōu)點。在環(huán)內(nèi)采用雙向通信結(jié)構(gòu)，盡可能減少每個環(huán)內(nèi)的節(jié)點跳數(shù)；環(huán)間的中間緩存采用虛通道策略，均衡了不同本地環(huán)之間報文流量的中轉(zhuǎn)過渡，同時消耗較少的硬件開銷。在報文排出方面，采用了旋轉(zhuǎn)排出策略，該局部控制策略進一步減少了全局開銷。經(jīng)過性能評估，本文的層次環(huán)形網(wǎng)絡(luò)具有非常好的可擴展性，并支持百核處理器系統(tǒng)。
　　綜上所述，本文緊緊圍繞著高性能低硬件開銷這一目標，基于