一種通信用低噪聲電荷泵鎖相環(huán)的研究與設(shè)計.pdf

1、電荷泵鎖相環(huán)(CPPLL)是集成電路設(shè)計及應(yīng)用中地位突出的電路之一,它可以跟蹤一個參考時鐘信號的脈沖及相位變化,對頻率大小進行綜合或者倍頻,然后輸出一定頻率及相位信號的閉環(huán)控制系統(tǒng)。在具體的應(yīng)用中,它可以應(yīng)用在芯片的時鐘系統(tǒng),也可以應(yīng)用在無線通信領(lǐng)域中的收發(fā)脈沖信號系統(tǒng)。目前,隨著集成電路設(shè)計中最小線寬的逐步變小和芯片電源電壓的逐步降低,很多具體實現(xiàn)場合均對 PLL的各方面的特性,如噪聲特性、俘獲特性、鎖定特性,均給予了新的需求,相位噪

2、聲、抖動特性的優(yōu)化設(shè)計逐漸成為集成電路設(shè)計的一個難點和前沿課題。
　　針對于無線通信系統(tǒng)中電荷泵鎖相環(huán)的應(yīng)用,本論文提出了一種用于通信收發(fā)系統(tǒng)中低噪聲電荷泵鎖相環(huán),電源電壓為2.5V,輸出頻率為216.7MHz-433.3MHz,并基于華虹NEC CMOS0.35μm工藝對各模塊電路和電路總體進行設(shè)計和仿真,最后給出了本課題的版圖。
　　本課題論文首先對鎖相環(huán)的頂層電路及每個子電路分別進行了特性研究,闡述了每個子電路的特性,

3、并對比了每個子電路之間的差別,說明了本課題中使用的子電路及使用的原因。接著對 PLL的噪聲特性給出了更深層次的研究,分析了電荷泵鎖相環(huán)中的數(shù)量級較大的噪聲來源和科研中常用的噪聲指標。然后給出了各模塊電路的具體設(shè)計,如低噪聲的壓控振蕩器(VCO)、無死區(qū)的鑒頻鑒相器(PFD)、低毛刺的電荷泵(CP)等,并著重介紹壓控振蕩器的設(shè)計,對壓控振蕩器及鎖相環(huán)系統(tǒng)相位噪聲的進行了更深層次的建模和分析,給出了一個全新的優(yōu)化相噪的電路。本文在末尾,將模

4、塊組合成為系統(tǒng)后,結(jié)合通信收發(fā)終端對低功耗的要求,以降低輸出噪聲和降低功耗為出發(fā)點,從環(huán)路帶寬大小著手對本設(shè)計進行了優(yōu)化和改進,并仿真分析了系統(tǒng)在不同的工藝角、溫度和電源電壓下的工作情況。
　　相對于傳統(tǒng)的電荷泵鎖相環(huán),本文中設(shè)計的壓控振蕩器及計的低毛刺的電荷泵,比傳統(tǒng)結(jié)構(gòu)降低約20dB?？傮w仿真中,鎖相環(huán)在頻偏為1MHz的相位噪聲為-86dBc/Hz。從仿真及驗證結(jié)果能夠推斷,本課題設(shè)計中的所有子電路以及頂層電路均達到了最初的要