基于FPGA的級(jí)聯(lián)編譯碼模塊在936C圖像傳輸系統(tǒng)的應(yīng)用.pdf

1、隨著數(shù)字多媒體技術(shù)的飛速發(fā)展,人們對(duì)視頻圖像傳輸?shù)馁|(zhì)量和實(shí)時(shí)性提出了更高的要求。由于傳輸信道特性的不理想及噪聲的存在,使接收到的信號(hào)不可避免地會(huì)出現(xiàn)差錯(cuò),從而導(dǎo)致圖像質(zhì)量的下降。為此必須采用信道編碼的方式來提高信息傳輸?shù)目煽啃浴?br>　　 為進(jìn)一步改善936C視頻圖像傳輸系統(tǒng)的性能,本文提出了級(jí)聯(lián)碼結(jié)合交織技術(shù)的糾錯(cuò)方案,即將RS碼,分組交織,卷積碼三種編譯碼技術(shù)相融合以實(shí)現(xiàn)糾錯(cuò)。本文主要工作及貢獻(xiàn)如下:
　　 1、將數(shù)字?jǐn)z

2、像頭采集的動(dòng)態(tài)視頻圖像,使用Z228圖像處理芯片進(jìn)行MPEG4壓縮編碼,完成了圖像壓縮和回放的硬件電路設(shè)計(jì)；
　　 2、闡述了RS碼,分組交織,卷積碼的編解碼的原理,給出了整個(gè)信道編解碼模塊的設(shè)計(jì)方案,并利用Xilinx公司FPGA芯片XC3S2000研制了實(shí)時(shí)的信道編解碼器。
　　 3、在編譯碼模塊設(shè)計(jì)中,通過設(shè)置一個(gè)接收緩沖區(qū),解決了編碼器的碼率不匹配問題；在RS解碼算法的實(shí)現(xiàn)中,引入了流水線機(jī)制,提高了譯碼的效率；

3、
　　 4、在Viterbi譯碼器設(shè)計(jì)中,采用新的ACS設(shè)計(jì)方法,避免了分支度量值的溢出,節(jié)省了硬件資源的消耗；譯碼輸出單元?jiǎng)t采用改進(jìn)的回溯方法,使用四塊RAM同時(shí)進(jìn)行回溯,提高了譯碼的速率。
　　 5、將圖像壓縮編譯碼模塊、兩級(jí)信道編解碼器和數(shù)據(jù)幀處理器相級(jí)聯(lián),形成一個(gè)實(shí)時(shí)圖像傳輸系統(tǒng)的基帶處理平臺(tái),完成了全部硬件設(shè)計(jì)和信道編譯碼FPGA算法的軟件設(shè)計(jì)。
　　 在方案中,通過對(duì)936C實(shí)時(shí)圖像傳輸系統(tǒng)基帶處理單