可擴(kuò)展的高速信號(hào)處理核心板硬件設(shè)計(jì).pdf

1、隨著數(shù)字信號(hào)處理技術(shù)的日趨復(fù)雜、日益靈活，傳統(tǒng)的硬核和固核的嵌入式硬件平臺(tái)已經(jīng)不能滿足設(shè)計(jì)的需求，所以性能可定制、功能可裁剪、資源可擴(kuò)展、便于移植的嵌入式硬件平臺(tái)成為了現(xiàn)今研究的熱門。本文設(shè)計(jì)了一種以FPGA為核心的處理性能可定制、外設(shè)功能可裁剪、資源配置可擴(kuò)展、便于移植的嵌入式核心板，并且對(duì)核心板進(jìn)行了功能驗(yàn)證。
　　 本研究設(shè)計(jì)的核心板以一片F(xiàn)PGA為主，片外配置FLASH、SDRAM、SRAM、EPCS和必要的電源電路組成

2、了一個(gè)靈活的FPGA最小系統(tǒng)，開發(fā)者可以根據(jù)不同應(yīng)用需求在不改變硬件設(shè)計(jì)的基礎(chǔ)上，使用此核心板完成多種系統(tǒng)級(jí)設(shè)計(jì)。介紹了此核心板涉及的相關(guān)技術(shù)，對(duì)核心板的硬件設(shè)計(jì)進(jìn)行了詳細(xì)的分析，從器件選型到各個(gè)模塊的設(shè)計(jì)及實(shí)現(xiàn)都做了詳盡的介紹。在硬件平臺(tái)實(shí)現(xiàn)的基礎(chǔ)上，本文還進(jìn)行了對(duì)此核心板的功能驗(yàn)證設(shè)計(jì)，包括使用SOPC Buidler定制基于NIOSⅡ的片上可編程系統(tǒng)，根據(jù)設(shè)計(jì)需要使用Verilog HDL設(shè)計(jì)邏輯模塊并對(duì)其進(jìn)行仿真測(cè)試，針對(duì)SOP