一種用于流水線ADC無采樣保持放大器模擬前端設(shè)計(jì).pdf

1、傳統(tǒng)的 A/D轉(zhuǎn)換器都包含采樣保持電路，缺點(diǎn)是在高精度、高采樣率下，采樣保持電路會(huì)消耗掉整個(gè)A/D轉(zhuǎn)換器30％以上的功耗。本論文提出一種基于流水線A/D轉(zhuǎn)換器的去掉前端采樣保持電路的方案。在保證流水線A/D轉(zhuǎn)換器系統(tǒng)性能不下降的情況下，去掉采樣保持放大器的模擬前端電路來實(shí)現(xiàn)低功耗的目的。
　　論文首先介紹了流水線 A/D轉(zhuǎn)換器前端電路的重要性，進(jìn)而說明采樣保持電路需消耗掉大量的功耗來達(dá)到系統(tǒng)要求的性能。論文提出了無采樣保持放大器的

2、模擬輸入前端結(jié)構(gòu)，該結(jié)構(gòu)可達(dá)到系統(tǒng)的低功耗設(shè)計(jì)要求。論文所設(shè)計(jì)的模擬前端電路主要包括 Sub-ADC模塊電路和 MDAC模塊電路。論文在介紹了去除采樣保持電路后的Sub-ADC和MDAC單元電路的性能對(duì)整個(gè)流水線A/D轉(zhuǎn)換器性能的影響后，得出流水線 A/D轉(zhuǎn)換器對(duì)無采樣保持放大器模擬前端電路的要求，并分析了前端電路對(duì)輸入造成的延遲原因，提出前端 Sub-ADC和前端 MDAC的輸入網(wǎng)路的匹配技術(shù)。接著給出了無采樣保持放大器模擬前端電路的

3、具體設(shè)計(jì)，其中包括高性能殘差放大器設(shè)計(jì)、高速延遲穩(wěn)定的比較器設(shè)計(jì)、高速自舉開關(guān)、高精度 MDAC、比較器陣列隨機(jī)化的設(shè)計(jì)。通過版圖合理的布局布線，匹配模擬前端各路徑寄生參數(shù)造成的影響。最后解決了去掉前端采樣保持電路后，Sub-ADC和MDAC對(duì)同一時(shí)刻模擬輸入的處理問題。
　　本論文設(shè)計(jì)基于14位精度的流水線A/D轉(zhuǎn)換器，采樣率為200MSPS，設(shè)計(jì)工藝采用0.18μm標(biāo)準(zhǔn)CMOS工藝，電源電壓1.8V。對(duì)整個(gè)流水線A/D轉(zhuǎn)換器在