基于FPGA的數(shù)據(jù)實時無損壓縮系統(tǒng)設(shè)計.pdf

1、某些復雜環(huán)境下的動態(tài)測試系統(tǒng)具有測試精度高、數(shù)據(jù)量大、傳輸距離遠、無線傳輸速度慢等特點，這給數(shù)據(jù)的存儲與傳輸造成很大的困難，采用硬件進行實時無損壓縮就成為必要。本研究課題就是在這一背景下提出的。 本文設(shè)計了一種基于FPGA的數(shù)據(jù)實時無損壓縮系統(tǒng)，算法采用LZW算法。首先通過對比分析常用數(shù)據(jù)無損壓縮算法的特點得出LZW算法在實時性、實現(xiàn)復雜度、所需的存儲容量、算法的壓縮效果和適用的場合方面都有不錯的特點，因此以它作為硬件實現(xiàn)的算法

2、。此數(shù)據(jù)實時無損壓縮系統(tǒng)由數(shù)據(jù)實時無損壓縮硬件電路、測試軟件、解壓軟件與讀數(shù)軟件組成，其中數(shù)據(jù)實時無損壓縮硬件電路由數(shù)據(jù)采集、數(shù)據(jù)壓縮、控制單元、數(shù)據(jù)存儲、電源管理等幾部分組成，核心器件是FPGA，采用ALTERA公司Cyclone II系列EP2C5T144I8。利用FPGA芯片內(nèi)部的RAM資源構(gòu)成輸入數(shù)據(jù)的緩存器以及LZW算法所需的2個字典存儲器，并結(jié)合有利于硬件實現(xiàn)的字典管理策略完成了實時無損壓縮，同時FPGA還負責對模數(shù)轉(zhuǎn)換器、

3、閃存的控制等功能。本設(shè)計采用QUARTUS II為FPGA器件軟件開發(fā)平臺，采用VHDL+原理圖的混合輸入方式進行層次化描述。 本設(shè)計完成了數(shù)據(jù)實時無損壓縮的硬件電路，還用VC設(shè)計了相應(yīng)的測試軟件與解壓軟件，其中測試軟件給硬件壓縮器以后的功能升級提供了極大的便利。經(jīng)過仿真及相關(guān)實驗，所設(shè)計的硬件壓縮電路在24MHz的時鐘頻率下，實時壓縮速率為每秒1M個數(shù)據(jù)樣本，每個樣本為12bit，對測試數(shù)據(jù)壓縮比一般為25％左右，存儲容量為1