基于FPGA的閃存數(shù)據(jù)實時糾錯技術(shù)的研究.pdf

1、Flash Memory作為一種使用壽命長、非易失性的存儲器，因其讀寫速度快、在斷電的情況下仍能保持所存儲的數(shù)據(jù)信息等優(yōu)點在存儲領域獲得了十分普遍的應用。但是，隨著Flash Memory制造工藝以及芯片集成度的提高導致其內(nèi)部的比特錯誤率也在不斷上升，而目前集成于芯片內(nèi)的通用糾錯技術(shù)的糾錯能力有限，并不能很好滿足當前Flash Memory的糾錯能力需求。針對以上的問題，作者根據(jù)國內(nèi)外的研究趨勢，提出了基于BCH編譯碼算法的Flash

2、Memory糾錯模塊(ECC)，并用FPGA芯片進行仿真驗證。仿真結(jié)果顯示并行BCH編碼譯碼器提高了Flash Memory的糾錯能力與編碼效率。
　　 本文的研究內(nèi)容主要包括以下幾個方面：
　　 (1)首先介紹了BCH算法的發(fā)展歷程，BCH碼是至今為止所發(fā)現(xiàn)的最好的線性分組碼之一，適合于對Flash Memory中的隨機錯誤進行糾錯。在此基礎上，介紹了BCH碼的一些相關(guān)的代數(shù)知識，包括有限域理論、GF(2m)的構(gòu)成、有

3、限域的特征和元素的級數(shù)以及最小多項式等。在了解BCH碼相關(guān)知識的基礎上，提出BCH碼適合于對Flash Memory中的隨機錯誤進行糾錯。整個BCH編碼碼包括編碼和譯碼兩個部分，編碼過程即通過信息多項式和生成多項式得到校驗碼多項式，然后得到碼字多項式；譯碼過程首先根據(jù)接收碼字多項式計算出對應的各個伴隨式，接著求出錯誤位置多項式，最后通過Chien搜索電路求出錯誤位置完成譯碼。
　　 (2)從編碼效率、糾錯能力等方面考慮如何設計B

4、CH碼的編譯碼電路。在BCH編碼電路中，限制BCH編碼效率的因素主要是數(shù)據(jù)的傳輸寬度，由于串行編碼電路每個時鐘只能處理1bit位的數(shù)據(jù)，處理效率慢，當碼長超過一定長度后，編碼器的不能滿足Flash Memory糾錯的實時需求。在對BCH編碼電路的研究基礎上，推導出BCH并行編碼電路，實現(xiàn)一個時鐘可以處理多位數(shù)據(jù)，提高了數(shù)據(jù)的處理效率。在BCH譯碼電路中，同BCH編碼電路一樣，通過改進伴隨式計算電路以及Chien搜索電路，使其從串行改進到

5、并行，提高一個時鐘的處理能力，從而提高BCH譯碼的效率。
　　 (3)使用Verilog HDL語言對BCH編碼譯碼電路進行實現(xiàn)與仿真。首先，使用BCH編碼模塊對輸入到模塊中的數(shù)據(jù)進行編碼，由生成多項式生成195比特的校驗位，將生成的校驗位儲存到Flash Memory的Spare Area中；使用BCH譯碼模塊對輸入到模塊中的碼字進行譯碼，求出15個伴隨多項式，并求出錯誤位置多項式，若發(fā)生錯誤用Chien搜索模塊對錯誤位置多項