基于SOC的HDB3編譯碼和幀同步電路.pdf

1、該課題的目的是將實(shí)驗(yàn)裝置中各部分實(shí)驗(yàn)電路分別以硬件描述語(yǔ)言VHDL軟模塊方式實(shí)現(xiàn)后,集中到一個(gè)可編程邏輯電路(PLD)中.該文涉及HDB3編、譯碼和幀同步這兩部分電路的VHDL實(shí)現(xiàn).傳統(tǒng)電路設(shè)計(jì)方法一般采用"從底向上"(BOTTOM-UP)的設(shè)計(jì),要求對(duì)底層電路芯片十分熟悉,而且設(shè)計(jì)方法相對(duì)復(fù)雜,工作量大,可移植性差.隨著片上系統(tǒng)(SOC)設(shè)計(jì)技術(shù)的迅猛發(fā)展,基于可編程邏輯器件(FPGA)的SOC設(shè)計(jì)門檻已經(jīng)大大降低.采用知識(shí)產(chǎn)權(quán)電路核

2、(IP Core)將會(huì)提高SOC的開發(fā)效率,并逐漸成為主流方法.而功能模塊化的系統(tǒng)芯片具有易于增加新功能和縮短上市時(shí)間的顯著特點(diǎn).基于上述技術(shù)的變化,該課題擬對(duì)原設(shè)計(jì)的實(shí)驗(yàn)電路部分實(shí)現(xiàn)升級(jí),以便隨時(shí)根據(jù)教學(xué)內(nèi)容的變化對(duì)實(shí)驗(yàn)內(nèi)容加以更新和換代.升級(jí)的主要方法是將各實(shí)驗(yàn)電路模塊分別做成相應(yīng)的VHDL設(shè)計(jì)模塊,將其集中到一個(gè)可編程邏輯電路中,使實(shí)驗(yàn)裝置中的實(shí)驗(yàn)電路部分實(shí)現(xiàn)單片化設(shè)計(jì),同時(shí)為進(jìn)一步形成功能電路的IP Core設(shè)計(jì)打下基礎(chǔ).該課題

3、具體目標(biāo)有兩個(gè).第一是用硬件描述語(yǔ)言VHDL來(lái)實(shí)現(xiàn)HDB3編、譯碼功能電路.該文從HDB3編碼、譯碼的原理出發(fā),首先將其用邏輯關(guān)系表達(dá)出來(lái),然后用VHDL語(yǔ)言來(lái)加以描述.在此基礎(chǔ)上,用EDA工具M(jìn)AXPLUS Ⅱ進(jìn)行編譯、綜合和仿真.結(jié)果表明,所設(shè)計(jì)的代碼完全可以實(shí)現(xiàn)HDB3碼的編、譯碼功能,并為進(jìn)一步形成可復(fù)用的HDB3編譯碼電路的IP Core打下基礎(chǔ).課題的另一個(gè)目標(biāo)是用EDA工具實(shí)現(xiàn)幀同步電路.該部分利用MAXPLUS Ⅱ提供的