基于NOR LPDDR架構針對用低頻測試儀測試高速芯片的DFT設計及實現(xiàn).pdf

1、對于NOR架構的閃存而言,高速低功耗雙倍速內(nèi)存的總線接口協(xié)議成為一種必然的趨勢,它能有效減少系統(tǒng)的成本,提高系統(tǒng)的性能。但這種新的接口協(xié)議對現(xiàn)在量產(chǎn)NOR快閃芯片時所采用的測試儀同頻測試的后端測試方式提出了挑戰(zhàn)。
　　 本文介紹了一種低成本的解決方案,在芯片上引入DFT電路以達到用低頻測試儀測試高速芯片的目的。該解決方案基于Intel第一個65nm低功耗雙倍速NOR閃存產(chǎn)品Pennsburry。在將新的DFT模塊整合入Penns

2、burry的架構之后,使得測試儀采用低速的83MHz的時鐘信號就可以對工作頻率為333MHz雙倍速內(nèi)存進行同頻測試。
　　 在DFT所需新增的電路模塊中,本文重點介紹了兩個主要電路部分從電路到版圖的設計:
　　 -可控延遲鏈:精確調(diào)整延遲時間,控制內(nèi)部高速讀取狀態(tài);
　　 -占空比調(diào)整:將芯片自帶時鐘生成器產(chǎn)生的內(nèi)部時鐘信號的占空比調(diào)節(jié)為50％。
　　 由這兩部分電路組成的測試芯片被放在8英寸65nm產(chǎn)品