2023年全國碩士研究生考試考研英語一試題真題（含答案詳解+作文范文）_第1頁
已閱讀1頁，還剩65頁未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

1、對于NOR架構(gòu)的閃存而言,高速低功耗雙倍速內(nèi)存的總線接口協(xié)議成為一種必然的趨勢,它能有效減少系統(tǒng)的成本,提高系統(tǒng)的性能。但這種新的接口協(xié)議對現(xiàn)在量產(chǎn)NOR快閃芯片時所采用的測試儀同頻測試的后端測試方式提出了挑戰(zhàn)。
　　 本文介紹了一種低成本的解決方案,在芯片上引入DFT電路以達(dá)到用低頻測試儀測試高速芯片的目的。該解決方案基于Intel第一個65nm低功耗雙倍速NOR閃存產(chǎn)品Pennsburry。在將新的DFT模塊整合入Penns

2、burry的架構(gòu)之后,使得測試儀采用低速的83MHz的時鐘信號就可以對工作頻率為333MHz雙倍速內(nèi)存進(jìn)行同頻測試。
　　 在DFT所需新增的電路模塊中,本文重點(diǎn)介紹了兩個主要電路部分從電路到版圖的設(shè)計:
　　 -可控延遲鏈:精確調(diào)整延遲時間,控制內(nèi)部高速讀取狀態(tài);
　　 -占空比調(diào)整:將芯片自帶時鐘生成器產(chǎn)生的內(nèi)部時鐘信號的占空比調(diào)節(jié)為50％。
　　 由這兩部分電路組成的測試芯片被放在8英寸65nm產(chǎn)品

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論