容錯掃描觸發(fā)器的設(shè)計與驗證.pdf

1、制造工藝尺寸縮小與單位芯片晶體管數(shù)量遞增，使集成電路供電電壓降低和測試難度增加。低電壓技術(shù)增加了晶體管對輻射粒子的敏感性，在輻射環(huán)境中極易發(fā)生軟錯誤。另一方面，芯片測試難需在設(shè)計之初加入可測性設(shè)計。因此，設(shè)計具有容錯功能的掃描觸發(fā)器不僅能解決電路掃描測試，實現(xiàn)可測性設(shè)計，而且能為時序電路可靠性的提高增加一種解決方法。
　　本文設(shè)計的容錯掃描觸發(fā)器有三種功能模式：容錯、節(jié)能和掃描，通過給控制端輸入不同電平實現(xiàn)。觸發(fā)器的結(jié)構(gòu)主要由上下

2、兩組鎖存器、C單元和其它標(biāo)準(zhǔn)單元組成。當(dāng)處于容錯模式時，數(shù)據(jù)在觸發(fā)器內(nèi)分兩路，經(jīng)過內(nèi)部單元處理可抵抗軟錯誤。
　　容錯掃描觸發(fā)器內(nèi)的非標(biāo)準(zhǔn)子單元進(jìn)行標(biāo)準(zhǔn)庫建立（本文采用中芯國際SMIC0.18μm制造工藝）。首先，設(shè)計出各單元的原理圖，提取晶體管網(wǎng)表文件（CDL）；接著，參照制造工藝標(biāo)準(zhǔn)，按單元原理圖繪制所有單元標(biāo)準(zhǔn)版圖；使用工具抽取版圖引腳信息，得到物理信息庫（LEF）；最后，在晶體管級網(wǎng)表基礎(chǔ)上，分別編寫針對觸發(fā)器單元時序、各

3、引腳功耗及輸入電容等仿真及參數(shù)的提取程序，將提取出的相關(guān)數(shù)據(jù)信息編輯成邏輯信息庫（LIB）。
　　文中采用通用異步接收/發(fā)送裝置（UART）的發(fā)射機(jī)作為容錯掃描觸發(fā)器的測試、驗證載體。在對 UART發(fā)射機(jī)綜合及插入DFT的基礎(chǔ)上，將容錯掃描觸發(fā)器對發(fā)射機(jī)結(jié)構(gòu)級網(wǎng)表中的掃描觸發(fā)器逐一替換，這樣就將UART發(fā)射機(jī)變成了容錯發(fā)射機(jī)。首先，對容錯發(fā)射機(jī)的容錯、節(jié)能功能測試以及對電路中掃描測試。接著通過綜合工具讀取網(wǎng)表及導(dǎo)入觸發(fā)器的新單元，