基于65nm工藝的10位，100MHz的電流舵DAC設(shè)計(jì).pdf

1、在查閱大量Current Steering DAC相關(guān)資料，系統(tǒng)了解Current Steering DAC工作原理、誤差來源以及當(dāng)前DAC發(fā)展?fàn)顩r的基礎(chǔ)上，基于中芯國(guó)際65nm低漏電、1P9M工藝線和設(shè)計(jì)Spec，本文設(shè)計(jì)了一個(gè)10位、工作頻率100MHz的CMOS Current Steering DAC。在該DAC設(shè)計(jì)中，采用了5+5的分段式結(jié)構(gòu)，低5位使用二進(jìn)制位權(quán)方案，高5位使用溫度計(jì)解碼方案，結(jié)合了二進(jìn)制位權(quán)方案結(jié)構(gòu)簡(jiǎn)單和溫

2、度計(jì)解碼方案精度高的特點(diǎn)。
　　 在電路設(shè)計(jì)中，數(shù)字部分使用1.2V電源，模擬部分使用2.5V電源，降低了數(shù)字部分的噪聲，減小了這些噪聲對(duì)模擬部分的影響；溫度計(jì)解碼采用了行列解碼的方式來簡(jiǎn)化解碼器；偏置單元中，Bandgap采用了低壓Bandgap結(jié)構(gòu)，使得偏置單元具有更大的電壓裕度；電流源單元采用共源共柵結(jié)構(gòu)，增加了電流源的輸出阻抗，提高了電流源的精度，加入了Dummy管來抑制時(shí)鐘饋通效應(yīng)和電荷注入效應(yīng)：精心設(shè)計(jì)了緩沖buff

3、er，使得不同數(shù)據(jù)通路的延遲近似相等。
　　 在后端版圖設(shè)計(jì)中，使用了4層金屬布局布線，分離數(shù)字電源和模擬電源、數(shù)字地和模擬地，在數(shù)字電源和數(shù)字地、模擬電源和模擬地之間加入了耦合電容，減小了數(shù)字部分噪聲對(duì)模擬部分的影響；詳細(xì)研究了版圖中的匹配性問題，將工藝的偏差所帶來的影響降到最低；使用了層次對(duì)稱布局來抑制溫度引起的對(duì)稱性誤差和互連線壓降引起的梯度誤差。Tapeout后測(cè)試，雙電源供電，數(shù)字電源1.2V，模擬電源2.5V，工作頻