大規(guī)模數字集成電路中的驗證技術及其應用.pdf

1、隨著芯片設計規(guī)模的急劇增大，如何在短時間內有效驗證整個芯片的功能已經逐漸成為產品快速上市的瓶頸。有數據表明，驗證工作已經占據整個設計周期的70％以上，因此，如何提高驗證效率，減少驗證人員的工作量并改善驗證過程成了一個迫切需要解決的問題。
　　 大規(guī)模數字集成電路中的驗證技術可以分為：動態(tài)仿真驗證、硬件平臺驗證、靜態(tài)驗證以及物理驗證。如何合理利用各種驗證技術提高驗證效率，對芯片設計具有非常重要的現(xiàn)實意義。本課題的主要研究內容包括：

2、基于動態(tài)仿真的TLM(Transaction Layer modeling)驗證方法學，包括：AVM(Advanced Verification Methodology)，OVM(Open VerificationMethodology)以及VMM(Verification Methdology and Manual)；基于硬件平臺的FPGA驗證；適用于綜合以及布局布線后網表文件的靜態(tài)驗證(具體包含靜態(tài)時序分析和形式驗證)，最后是對芯片

3、版圖的物理驗證。
　　 本論文主要研究了基于動態(tài)仿真的TLM驗證方法學，結合斷言技術，提出了基于動態(tài)仿真的驗證架構并將該驗證方法成功應用到EPA芯片的功能驗證中；考慮到軟件仿真無法準確模擬實際設備在網絡中的環(huán)境，對于時鐘同步精度測試，使用FPGA檢測不同設備之間是否同步以及其同步精度。點對點的測試表明：主從設備之間的同步精度最大偏差為510ns；研究了靜態(tài)驗證技術，具體包括靜態(tài)時序分析和形式驗證。使用primetime和form

4、ality工具對綜合以及布局布線后生成的網表文件進行了靜態(tài)時序分析和形式驗證，充分保證了芯片的時序要求以及網表的功能一致性；分析了物理設計中可能引起芯片失效的各種物理現(xiàn)象，研究了這些寄生效應產生的原因并提出了避免這些現(xiàn)象的方法，結合EPA芯片的物理設計，提出了布局布線的一些準則，包括對時鐘信號走線規(guī)則的單獨設定，將時序分析應用到布局布線中，對關鍵路徑優(yōu)先進行布線規(guī)劃以及如何消除天線效應等；最后，對整個芯片進行了DRC和LVS檢查，保證芯