基于Pareto多目標(biāo)遺傳算法的CMOS運(yùn)放優(yōu)化設(shè)計(jì).pdf

1、集成電路的不斷發(fā)展使設(shè)計(jì)越來越復(fù)雜,同時(shí)由于IC市場(chǎng)的激烈競(jìng)爭(zhēng),要求的設(shè)計(jì)周期越來越短。滿足這一要求的唯一途徑是依靠功能強(qiáng)大的計(jì)算機(jī)輔助設(shè)計(jì)工具。對(duì)于模擬集成電路的設(shè)計(jì),所采用的設(shè)計(jì)方法正在由傳統(tǒng)的基于仿真的手工設(shè)計(jì),即“手工設(shè)計(jì)+電路仿真”,逐漸過渡到基于優(yōu)化技術(shù)的自動(dòng)設(shè)計(jì)。
　　 模擬集成電路的設(shè)計(jì)問題本質(zhì)上是一個(gè)多目標(biāo)優(yōu)化問題,即需要協(xié)調(diào)權(quán)衡兩個(gè)或兩個(gè)以上相互競(jìng)爭(zhēng)的目標(biāo)。過去解決這個(gè)問題的常規(guī)方法是將所有目標(biāo)結(jié)合起來轉(zhuǎn)化為

2、單一的評(píng)價(jià)函數(shù)。通常情況下,這個(gè)評(píng)價(jià)函數(shù)是由所有的目標(biāo)函數(shù)和懲罰函數(shù)進(jìn)行線性加權(quán)得到的。通過求解這個(gè)全局評(píng)價(jià)函數(shù)得到的最優(yōu)解就是所謂的最優(yōu)解。但由于各個(gè)目標(biāo)是相互沖突的,很難去建立一個(gè)真正最優(yōu)的單一目標(biāo)函數(shù),權(quán)重的選擇缺乏客觀的標(biāo)準(zhǔn),而且當(dāng)權(quán)重選擇不同時(shí)會(huì)導(dǎo)致優(yōu)化的結(jié)果也不同。這些缺點(diǎn)阻礙了傳統(tǒng)的電路優(yōu)化方法的實(shí)際應(yīng)用。
　　 近年來,基于進(jìn)化算法的多目標(biāo)優(yōu)化技術(shù)在這一領(lǐng)域得到了廣泛重視。作為真正的多目標(biāo)優(yōu)化算法,可以同時(shí)考慮并

3、跟蹤多個(gè)設(shè)計(jì)目標(biāo)的變化,搜索整個(gè)設(shè)計(jì)空間及其邊界。這種算法得到的結(jié)果是在設(shè)計(jì)指標(biāo)或性能指標(biāo)空間中的Pareto最優(yōu)前沿。一旦得到了Pareto最優(yōu)前沿,電路設(shè)計(jì)者就可以從中選擇出所需要的最優(yōu)方案。這種方法克服了單目標(biāo)優(yōu)化方法的缺點(diǎn),能真正滿足模擬集成電路實(shí)際優(yōu)化設(shè)計(jì)的需要。目前,尋找Pareto最優(yōu)前沿的主要方法是多目標(biāo)遺傳算法。遺傳算法通常比較費(fèi)時(shí),并且由于在優(yōu)化循環(huán)中嵌入了電路模擬器,因此需要大量的計(jì)算去得到一個(gè)電路的Pareto最

4、優(yōu)前沿。
　　 本文提出了一種改進(jìn)的基于非支配排序遺傳算法(NSGA-Ⅱ)的CMOS模擬電路Pareto最優(yōu)解計(jì)算方法。該方法是一種兩步(two-stage)法,結(jié)合了基于仿真的優(yōu)化和基于方程的優(yōu)化方法。第一步先采用基于方程的優(yōu)化,通過列出一階的電路性能方程得到近似的Pareto最優(yōu)解;第二步將這些近似最優(yōu)解添加到NSGA算法的初始種群中,同時(shí)將電路仿真模擬器嵌入到整個(gè)優(yōu)化過程中去得到真正的Pareto最優(yōu)前沿。由于近似解是基于