片上網絡路由器的物理設計與驗證.pdf

1、片上網絡能夠滿足深亞微米工藝下未來集成上百個IP核的復雜SoC系統易擴展、低功耗、高可靠的通信要求，得到了越來越多的研究機構的重視。但是深亞微米下的物理實現存在著諸多障礙，特別是未來采用NoC架構的集成上百個IP核的芯片設計就更加復雜。本文研究片上網絡路由器的物理實現及其IP復用技術，為未來基于NoC架構的芯片物理設計打下堅實的理論基礎，具有重要意義。
　　本文通過分析深亞微米工藝下物理設計面臨的互連延遲、串擾噪聲效應、電壓降效應

2、以及天線效應等問題，掌握了深亞微米物理實現方法。在學習了解片上網絡路由器基本理論基礎上，運用和艦0.18微米工藝庫，采用ACS（自動芯片綜合）Top-down的綜合策略，完成基于XY路由算法的路由器的綜合。主要針對時鐘、芯片的設計環(huán)境、線負載模型、輸入端口的驅動能力以及輸出端口的帶負載能力、時鐘復位網絡的設置、芯片的時序和面積等方面進行有效的約束。之后運用自動布局布線工具SoC Encounter，按照布局前時序分析（Timing An

3、alysis）、布局規(guī)劃（Floorplan）、電源規(guī)劃（Powerplan）、布局（ Placement）、布局后時鐘樹之前時序分析、時鐘樹綜合（ Clock Tree Synthesis）、時鐘樹后時序分析、全局和詳細布線（Nanoroute）及時序優(yōu)化、添加填充單元（ Core Filler）及最終時序分析、連接性和虛擬DRC驗證（Verify）、保存數據（Dump File）的流程，完成XY路由器的物理設計，得到布局布線信息的G

4、DSII文件。并分別運用Calibre工具和Prime Time工具完成其物理驗證（DRC、LVS）以及版圖后的靜態(tài)時序分析，檢查、分析、改正物理與時序違規(guī)情況。
　　根據硬IP核建模規(guī)范的要求，通過使用StarRCXT獲取了IP核的外圍互連模型，利用PrimePower提取了功耗模型，采用PrimeTime提取了IP核的時序模型，使用Abstract Generator 提取了硬IP的LEF模型。最后，利用所提取的模型，完成一個