面向可拓展多核體系結(jié)構(gòu)的Cache一致性協(xié)議研究.pdf

1、隨著近十年來集成電路制造工藝水平的飛速發(fā)展，單核處理器的性能潛力的挖掘殆盡，針對多核處理器架構(gòu)的研究受到了越來越多的重視。
　　在多核處理器的結(jié)構(gòu)中，內(nèi)存中的一個(gè)數(shù)據(jù)塊可能在多核處理器的多個(gè)內(nèi)核中同時(shí)存有拷貝副本，數(shù)據(jù)一致性成為了多核處理器設(shè)計(jì)中需要重點(diǎn)考慮的方面之一。穩(wěn)定高效的Cache一致性機(jī)制是保證多核處理器正常運(yùn)行的關(guān)鍵。
　　本文從多核處理器的基本結(jié)構(gòu)出發(fā)，闡述了Cache一致性問題產(chǎn)生的原因，對兩種經(jīng)典 Cach

2、e一致性協(xié)議結(jié)構(gòu)進(jìn)行分析。在此基礎(chǔ)上，完成一種基于目錄協(xié)議的雙鏈?zhǔn)侥夸泤f(xié)議的結(jié)構(gòu)設(shè)計(jì)，同時(shí)為了進(jìn)一步提高系統(tǒng)內(nèi)的核心數(shù)目，設(shè)計(jì)一種可易于片間互連拓展的接口模型。此外，在分析 Cache替換寫回策略后，為了進(jìn)一步提高Cache的讀寫效率，設(shè)計(jì)一種Cache替換Buffer結(jié)構(gòu)。
　　在各單元模塊邏輯結(jié)構(gòu)設(shè)計(jì)完成后，采用硬件描述語言Verilog HDL完成了對雙鏈表目錄協(xié)議，片間拓展接口及替換 Buffer的RTL級設(shè)計(jì)實(shí)現(xiàn)；其次，