DVB-T2系統(tǒng)FEC處理器的設(shè)計與實現(xiàn).pdf

1、DVB-T2(Digital Video Broadcasting-Terrestrial2ndgeneration)是近年來最新出現(xiàn)的數(shù)字電視標(biāo)準(zhǔn)，針對其開發(fā)一款專用的接收端ASIC譯碼芯片具有很迫切的市場需求。FEC(Forward Error Correction)處理器單元是DVB-T2標(biāo)準(zhǔn)的接收端譯碼芯片的重要組成部分，主要完成接收端的數(shù)據(jù)恢復(fù)、星座解映射、比特解交織、解擾頻以及CRC校驗等一系列處理。本論文以符合DVB-T2

2、標(biāo)準(zhǔn)的FEC處理器單元為主要研究對象，主要研究工作如下：
　　1.結(jié)合標(biāo)準(zhǔn)對DVB-T2系統(tǒng)發(fā)射端所采用的FEC編碼技術(shù)進(jìn)行深入研究，以此來確認(rèn)接收端 FEC處理器單元所要實現(xiàn)的功能及數(shù)據(jù)處理步驟，建立該處理器單元的總體架構(gòu)。該FEC處理器主要包含L1-pre信令和L1-post信令兩條譯碼鏈路，對其進(jìn)行了共享模塊的邏輯復(fù)用設(shè)計以減少器件面積，同時，對譯碼鏈路設(shè)計了三級流水線操作，從而達(dá)到提高本處理器處理速度的目的。
　　2

3、. FEC處理器模塊的工程設(shè)計和實現(xiàn)。采用自頂向下的IC設(shè)計方法，對頂層FEC_DEC模塊進(jìn)行接口設(shè)計，對不同地址的寄存器進(jìn)行配置。內(nèi)部主要完成L1-pre和L1-post Decoding Chain的模塊設(shè)計，包括數(shù)據(jù)讀取解映射模塊、Zero Re-padding和Parity De-puncture等模塊。鏈路中對RAM進(jìn)行了Double Buffer的設(shè)計，用來完成乒乓操作以提高數(shù)據(jù)吞吐率。同時，對該處理器增添了狀態(tài)機(jī)控制的自響

4、應(yīng)機(jī)制及中斷機(jī)制，提高該處理器的獨立性和兼容性。
　　3.針對標(biāo)準(zhǔn)中規(guī)定的靈活多變的信令幀結(jié)構(gòu)，對CRC校驗和解擾頻算法進(jìn)行了優(yōu)化，全部采取了雙路并行結(jié)構(gòu)設(shè)計，提高了數(shù)據(jù)傳輸速率；并加入奇偶判斷機(jī)制以及時對數(shù)據(jù)進(jìn)行搬移，從而能夠很好的應(yīng)對不同長度的數(shù)據(jù)塊。
　　4. FEC處理器的仿真及驗證。完善C平臺的設(shè)計以提供有效的節(jié)點數(shù)據(jù)，完成RTL和C平臺的功能一致性驗證。進(jìn)行覆蓋率測試，最后再對其進(jìn)行綜合。
　　本論文中FE