基于Nios II內(nèi)核的板級(jí)BIST測(cè)控技術(shù)研究.pdf

1、隨著納米技術(shù)的發(fā)展，以及IC設(shè)計(jì)和制造業(yè)技術(shù)的快速發(fā)展，高密度、高速、ASIC、SOC等新型芯片的不斷涌現(xiàn)?；趥鹘y(tǒng)的探針測(cè)試已經(jīng)不能滿足測(cè)試新的發(fā)展需求，嚴(yán)重影響了PCB板的生產(chǎn)成本。迫于形勢(shì)在這種情況下邊界掃描技術(shù)應(yīng)運(yùn)而生，芯片邊界掃描測(cè)試技術(shù)為集成電路的可測(cè)性設(shè)計(jì)提供了一個(gè)體系結(jié)構(gòu)和測(cè)試接口。利用邊界掃描測(cè)試技術(shù)可以測(cè)試芯片或PCB的邏輯功能以及相互間的連接故障問(wèn)題，已經(jīng)成為數(shù)字系統(tǒng)可觀性與可測(cè)性設(shè)計(jì)的主流。
　　但是現(xiàn)在還

2、有非完全邊界掃描電路的廣泛存在，以及有IC之間或PCB之間互聯(lián)等問(wèn)題，解決這些問(wèn)題的一個(gè)捷徑就是把掃描路徑法擴(kuò)展到整個(gè)板級(jí)或系統(tǒng)級(jí)。本文就是針對(duì)這兩個(gè)關(guān)鍵問(wèn)題進(jìn)行板級(jí)內(nèi)建自測(cè)試系統(tǒng)的研究，提高邊界掃描測(cè)試技術(shù)的實(shí)用性。
　　本設(shè)計(jì)采用可編程片上系統(tǒng)（SOPC）技術(shù)，提供靈活方便高效的片上系統(tǒng)解決方案，搭建基于Nios Ⅱ內(nèi)核的邊界掃描測(cè)試系統(tǒng)平臺(tái)，實(shí)現(xiàn)將測(cè)試方案轉(zhuǎn)換為符合1149.1標(biāo)準(zhǔn)的測(cè)試信號(hào)的功能，可以測(cè)試符合IEEE114

3、9.1標(biāo)準(zhǔn)的器件、電路板及系統(tǒng)。最后，利用芯片本身具備的邊界掃描控制器和接口，以及針對(duì)被測(cè)目標(biāo)的測(cè)試算法（包括對(duì)芯片BSDL的解析和測(cè)試程序），組建了邊界掃描測(cè)試系統(tǒng)，實(shí)現(xiàn)了對(duì)各被測(cè)鏈路的器件識(shí)別、邊界掃描鏈路測(cè)試、內(nèi)測(cè)試以及電路板級(jí)互連線測(cè)試等功能（開(kāi)路和短路故障測(cè)試）。
　　本文首先討論了課題的提出背景及意義，以及邊界掃描技術(shù)的發(fā)展現(xiàn)狀、趨勢(shì)，同時(shí)簡(jiǎn)要介紹了邊界掃描測(cè)試原理；然后重點(diǎn)闡述了板級(jí)內(nèi)建自測(cè)試的測(cè)試控制器的設(shè)計(jì)方法及