納米級(jí)CMOS逐次逼近A-D轉(zhuǎn)換器設(shè)計(jì)研究與實(shí)現(xiàn).pdf

1、作為片上系統(tǒng)(SoC:System—on-Chip)的一種重要模塊單元,A/D轉(zhuǎn)換器(ADC:Analog-to-Digital Converter)的應(yīng)用日益廣泛。集成電路工藝尺寸的不斷減小在推動(dòng)數(shù)字電路迅速發(fā)展的同時(shí)增加了高性能模擬電路的設(shè)計(jì)難度,A/D轉(zhuǎn)換器作為典型的數(shù)?；旌闲盘?hào)電路,在納米級(jí)CMOS工藝下既面臨著機(jī)會(huì)也面臨著挑戰(zhàn)。作為應(yīng)用最為廣泛的一種ADC類型,逐次逼近(SAR:Successive Approximation

2、Register)A/D轉(zhuǎn)換器所含模擬電路較少,具有結(jié)構(gòu)簡(jiǎn)單、功耗低、易集成等優(yōu)點(diǎn),在納米級(jí)CMOS工藝下有很好的發(fā)展前景。
　　 基于多種SAR ADC結(jié)構(gòu)類型,采用理論分析推導(dǎo)結(jié)合Matlab建模驗(yàn)證的方式,對(duì)SAR ADC D/A轉(zhuǎn)換網(wǎng)絡(luò)無(wú)源元件匹配性以及能耗進(jìn)行了研究。詳細(xì)分析和討論了SAR ADC中比較器、開關(guān)以及電壓基準(zhǔn)的設(shè)計(jì)技術(shù)。在以上研究的基礎(chǔ)上,基于納米級(jí)CMOS工藝設(shè)計(jì)實(shí)現(xiàn)了兩種SAR A/D轉(zhuǎn)換器。

3、　　 基于SMIC65nm CMOS低漏電工藝設(shè)計(jì)實(shí)現(xiàn)了一種8通道12-bit200kS/s觸摸屏SAR A/D轉(zhuǎn)換器。提出了一種新型R-C混合式D/A轉(zhuǎn)換結(jié)構(gòu),通過一種二進(jìn)制比例的電容對(duì)實(shí)現(xiàn)了電阻梯的復(fù)用,減小了轉(zhuǎn)換器的面積,整個(gè)ADC的面積小于0.13mm2。提出了一種與SAR ADC工作原理完全兼容并且不增加任何額外時(shí)序邏輯的新型失調(diào)消除技術(shù),有效減小了偽差分比較器的失調(diào)電壓。提出了一種結(jié)合雙端分段非線性補(bǔ)償、對(duì)數(shù)項(xiàng)消除技術(shù)以及

4、混合模式拓?fù)漭敵龅男滦蜏囟妊a(bǔ)償技術(shù),提高了ADC內(nèi)部電壓基準(zhǔn)源的溫度穩(wěn)定性。測(cè)試結(jié)果顯示,12-bitSAR ADC具有70.13dB的信噪失真比(SNDR:Signal to Noise and DistortionRatio),失調(diào)誤差為1.28LSB,功耗僅為2.8mw,滿足觸摸屏SoC的應(yīng)用要求。
　　 基于SMIC90nm CMOS Logic工藝設(shè)計(jì)實(shí)現(xiàn)了一種8通道10-bit SAR A/D轉(zhuǎn)換器。提出了一種能夠用

5、于高速低功耗系統(tǒng)的新型電平轉(zhuǎn)換器,和傳統(tǒng)結(jié)構(gòu)相比,在速度和功耗方面都得到了顯著優(yōu)化。通過采用該新型電平轉(zhuǎn)換器,并對(duì)內(nèi)部R-C混合式D/A轉(zhuǎn)換網(wǎng)絡(luò)以及低失調(diào)偽差分比較器進(jìn)行速度優(yōu)化,該轉(zhuǎn)換器實(shí)現(xiàn)了2.5MS/s的采樣速率。整個(gè)ADC的面積為0.051mm2。在3.3V模擬電壓和1.0V數(shù)字電壓下,當(dāng)輸入為100kHz,3.0V峰.峰值的正弦信號(hào)時(shí),該10-bit ADC具有9.41-bits有效位(ENOB:Effective Numbe