基于FPGA的射頻功放數(shù)字預(yù)失真技術(shù)平臺(tái)研究與實(shí)現(xiàn).pdf

1、為了獲得更大的輸出信號(hào)功率，提高功放效率，功放一般會(huì)工作在飽和點(diǎn)附近，這樣必然帶來嚴(yán)重的非線性失真。而采用諸如正交頻分復(fù)用(OFDM)等現(xiàn)代調(diào)制技術(shù)的數(shù)字視頻廣播(DVB)，因其信號(hào)具有很高的峰均功率比(PAPR)和較寬的帶寬，對(duì)功率放大器(PA)的非線性失真非常敏感。射頻功放的非線性失真還會(huì)使得原始輸入信號(hào)的頻譜擴(kuò)展，從而產(chǎn)生鄰近信道干擾，影響其它用戶。為了解決這些問題，對(duì)功率放大器的線性化是一個(gè)有效的方法?；谧赃m應(yīng)數(shù)字預(yù)失真的有記

2、憶功放線性化技術(shù)以其實(shí)用、方案靈活、成本適中等優(yōu)勢(shì)，是現(xiàn)在通信界普遍在應(yīng)用的一種有潛力的功放線性化技術(shù)。
　　 本課題以FPGA為平臺(tái)對(duì)數(shù)字電視基帶信號(hào)進(jìn)行預(yù)失真處理，實(shí)現(xiàn)數(shù)字電視發(fā)射機(jī)中功放線性化。該平臺(tái)方案是解決功放線性化的通用方案，其最大優(yōu)點(diǎn)就是能在基帶數(shù)字段進(jìn)行自適應(yīng)預(yù)失真處理。方案核心FPGA基帶處理軟件采用的是賽靈思公司的預(yù)失真IP核，簡(jiǎn)化軟件開發(fā)過程，提高研發(fā)效率。圍繞該IP核，數(shù)字預(yù)失真基帶處理硬件平臺(tái)主要由FP

3、GA、DAC與ADC、射頻上行鏈路與下行反饋電路部分組成，外加時(shí)鐘板及功放板構(gòu)成了整個(gè)預(yù)失真系統(tǒng)。整個(gè)系統(tǒng)信號(hào)數(shù)率以及射頻頻率都比較高，對(duì)各部分器件性能都有較高要求。
　　 本文即是以上述硬件平臺(tái)為基礎(chǔ)，圍繞數(shù)字預(yù)失真基帶板及其頻率合成板調(diào)試展開，旨在FPGA中使用DPD IP核實(shí)現(xiàn)功放線性化。
　　 本研究所做的主要工作如下：
　　 1、介紹了數(shù)字電視以及其信號(hào)特點(diǎn)，描述了國(guó)內(nèi)外業(yè)界功放線性化研究的現(xiàn)狀及發(fā)展趨

4、勢(shì)，本課題的研究目的和意義。
　　 2、分析了功率放大器的非線性對(duì)系統(tǒng)性能的影響，給出了衡定功放的性能指標(biāo)，特別是課題中功放需要實(shí)測(cè)的功放指標(biāo)，還研究了現(xiàn)在流行的幾種功放線性化技術(shù)。
　　 3、介紹了基于FPGA的數(shù)字預(yù)失真硬件平臺(tái)方案，詳細(xì)分析了DPD V2.0 IP核中MircoBlaze處理器運(yùn)行控制流程以及Virtex4 FPGA的SBRAM在此IP核中的存儲(chǔ)分配方式，為后續(xù)更好的應(yīng)用MircoBlaze處理器做

5、好準(zhǔn)備。
　　 4、詳細(xì)調(diào)試了本課題頻率合成方案，給出了各個(gè)時(shí)鐘芯片在本方案中的應(yīng)用設(shè)計(jì)，給出了調(diào)試結(jié)果。
　　 5、由于方案設(shè)計(jì)之初的DVB-T數(shù)字基帶信號(hào)源沒有如期獲得，以及基帶板硬件平臺(tái)指標(biāo)也未滿足反饋信號(hào)要求，故非常遺憾不能使用IP核實(shí)現(xiàn)最終的DPD。在此種情況下，為了接下來的改進(jìn)板聯(lián)調(diào)，本文軟件部分給出了DPD IP核應(yīng)用中的FPGA頂層模塊設(shè)計(jì)以及部分軟件設(shè)計(jì)仿真，硬件調(diào)試了基帶板及功放板，給出了調(diào)試后問題解