硬件事務(wù)存儲(chǔ)微體系結(jié)構(gòu)及其驗(yàn)證研究.pdf

1、隨著集成電路技術(shù)的不斷發(fā)展，依靠增加單核處理器結(jié)構(gòu)復(fù)雜度與提高工作頻率來(lái)提升微處理器性能的方法出現(xiàn)了收益遞減現(xiàn)象。片上多處理器以其強(qiáng)大的線程級(jí)并行處理能力，高效的資源利用率，良好的設(shè)計(jì)擴(kuò)展性成為微處理器設(shè)計(jì)發(fā)展方向。片上多處理器技術(shù)帶來(lái)的核間數(shù)據(jù)交換與存儲(chǔ)層次結(jié)構(gòu)的變化，直接影響到處理器芯片的性能和編程模式。因此，多核共享存儲(chǔ)機(jī)制和線程并行編程機(jī)制的研究成為提高多核結(jié)構(gòu)效能的關(guān)鍵問題之一。事務(wù)存儲(chǔ)正是為了解決多處理器共享存儲(chǔ)并行編程困難

2、問題而提出的，利用事務(wù)的原子特性進(jìn)行編程，程序員只需關(guān)注哪里需要添加原子性操作，而不是怎么保證這樣的原子性，從而降低了并行編程的難度。本文從系統(tǒng)角度綜合考慮硬件事務(wù)存儲(chǔ)的發(fā)展趨勢(shì)與面臨的挑戰(zhàn)，重點(diǎn)研究處理器硬件事務(wù)存儲(chǔ)微結(jié)構(gòu)，支持高速緩存一致性與事務(wù)存儲(chǔ)的存儲(chǔ)結(jié)構(gòu)及其片上多處理器系統(tǒng)仿真驗(yàn)證平臺(tái)。
　　 首先，針對(duì)硬件事務(wù)存儲(chǔ)結(jié)構(gòu)進(jìn)行邏輯實(shí)現(xiàn)的發(fā)展趨勢(shì)，本文提出一種基于嵌入式處理器微體系結(jié)構(gòu)進(jìn)行的硬件事務(wù)存儲(chǔ)擴(kuò)展設(shè)計(jì)方法。融合處

3、理器流水線與存儲(chǔ)結(jié)構(gòu)，采用模塊化的結(jié)構(gòu)設(shè)計(jì)，探索事務(wù)存儲(chǔ)結(jié)構(gòu)對(duì)處理器微體系結(jié)構(gòu)及關(guān)鍵路徑的影響。我們主要針對(duì)處理器存儲(chǔ)執(zhí)行單元、流水線控制單元以及指令譯碼單元進(jìn)行修改擴(kuò)展設(shè)計(jì)，并且通過設(shè)計(jì)事務(wù)存儲(chǔ)硬件指令，為軟件人員提供事務(wù)并行編程接口。邏輯綜合結(jié)果表明，硬件事務(wù)存儲(chǔ)微結(jié)構(gòu)擴(kuò)展設(shè)計(jì)，在片上存儲(chǔ)單元配置占總面積65％的嵌入式處理器基礎(chǔ)上，共增加21%面積與18%功耗開銷，而不會(huì)改變處理器的關(guān)鍵路徑，對(duì)處理器結(jié)構(gòu)影響較小。為硬件事務(wù)存儲(chǔ)在處

4、理器微結(jié)構(gòu)上進(jìn)行邏輯實(shí)現(xiàn)提供解決方案。
　　 其次，針對(duì)鎖同步機(jī)制與事務(wù)存儲(chǔ)機(jī)制并存現(xiàn)狀，本文提出一種支持高速緩存一致性與硬件事務(wù)存儲(chǔ)的TMESI目錄協(xié)議。在嵌入式處理器結(jié)構(gòu)上，通過數(shù)據(jù)緩存狀態(tài)標(biāo)志位的擴(kuò)展，以及存儲(chǔ)流水線控制單元的設(shè)計(jì)優(yōu)化實(shí)現(xiàn)對(duì)TMESI協(xié)議的支持。利用片上互連網(wǎng)絡(luò)設(shè)計(jì)構(gòu)建同構(gòu)8核共享存儲(chǔ)架構(gòu)實(shí)驗(yàn)平臺(tái)。使用數(shù)據(jù)庫(kù)類型的售票系統(tǒng)微程序以及科學(xué)計(jì)算核心算法程序，分別采用鎖同步機(jī)制與事務(wù)存儲(chǔ)機(jī)制進(jìn)行編程，實(shí)驗(yàn)結(jié)果表明

5、，TMESI協(xié)議的事務(wù)存儲(chǔ)機(jī)制相比于普通事務(wù)存儲(chǔ)機(jī)制，對(duì)于不同特性的應(yīng)用程序有1%～17%的性能提升。對(duì)于售票系統(tǒng)這類數(shù)據(jù)依賴關(guān)系不明確的程序，事務(wù)存儲(chǔ)能夠發(fā)揮其推測(cè)執(zhí)行的優(yōu)勢(shì)，相比于鎖同步機(jī)制具有更好的并行性能；而對(duì)于具有明確數(shù)據(jù)依賴關(guān)系的科學(xué)計(jì)算核心算法程序，粗顆粒度鎖同步機(jī)制與事務(wù)存儲(chǔ)機(jī)制的性能基本相當(dāng)，而細(xì)顆粒度鎖相比事務(wù)存儲(chǔ)并行性能表現(xiàn)更好，最多能夠有14%的性能提高。
　　 最后，針對(duì)規(guī)模日益擴(kuò)大的片上多處理器系統(tǒng)對(duì)

6、于仿真驗(yàn)證工具的仿真速度、準(zhǔn)確性與擴(kuò)展性要求不斷提高的需求，本文提出基于多片F(xiàn)PGA的硬件驗(yàn)證平臺(tái)設(shè)計(jì)。根據(jù)所設(shè)計(jì)的基于片上網(wǎng)絡(luò)互連的多核系統(tǒng)特點(diǎn)，采用將處理器與片上互連網(wǎng)絡(luò)分開映射到不同F(xiàn)PGA的劃分映射驗(yàn)證方式，能夠?qū)崿F(xiàn)FPGA之間的并行數(shù)據(jù)傳輸，從而避免了多數(shù)已有驗(yàn)證平臺(tái)在FPGA間采用時(shí)分復(fù)用或串行方式進(jìn)行數(shù)據(jù)傳輸所帶來(lái)的仿真速度降低與修改目標(biāo)系統(tǒng)微結(jié)構(gòu)的弊端。驗(yàn)證平臺(tái)使用高速串行接口進(jìn)行互連擴(kuò)展，可以支持大規(guī)模的系統(tǒng)驗(yàn)證開發(fā)，