基于FPGA的寬帶信道化數(shù)字接收機(jī)研究與實(shí)現(xiàn).pdf

1、為了克服模擬信號處理帶來的種種弊端，軟件無線電提出數(shù)模、模數(shù)轉(zhuǎn)換要盡可能地靠近天線。隨著接收機(jī)瞬時處理帶寬的不斷增寬，信號的采樣率也必須相應(yīng)地提高，然而處于這個復(fù)雜的電磁環(huán)境下，現(xiàn)代雷達(dá)接收機(jī)不僅需要有較寬的瞬時處理帶寬，而且對多信號同時處理和實(shí)時處理等能力的要求也不斷提高，這對接收機(jī)數(shù)字信號處理的能力提出了很大的挑戰(zhàn)。寬帶信道化數(shù)字接收機(jī)就是順應(yīng)這一時代發(fā)展要求下的產(chǎn)物，已成為數(shù)字接收機(jī)的重要研究方向之一。
　　本文在采樣定理、

2、多速率信號處理和多相濾波等相關(guān)理論的基礎(chǔ)上，討論并分析了信道化數(shù)字接收機(jī)的基本原理和結(jié)構(gòu)。論文中主要針對瞬時輸入帶寬為750MHz，采樣率高達(dá)1.5GHz的數(shù)字接收機(jī)系統(tǒng)進(jìn)行設(shè)計，并對實(shí)現(xiàn)中的關(guān)鍵技術(shù)進(jìn)行研究，主要工作如下：
　　1、設(shè)計了一種基于多相DFT結(jié)構(gòu)的寬帶信道化系統(tǒng)實(shí)現(xiàn)方案，并通過MATLAB仿真驗(yàn)證了該方案的可行性。
　　2、根據(jù)系統(tǒng)方案，在FPGA內(nèi)完成了各個功能模塊的設(shè)計和實(shí)現(xiàn)，主要包括：抽取、多相濾波、并

3、行IFFT和同步時鐘管理。設(shè)計時，一方面，利用硬核完成抽取和時鐘管理模塊的實(shí)現(xiàn)；另一方面，結(jié)合實(shí)際應(yīng)用要求，從速度和資源利用的角度，對多相濾波和IFFT模塊進(jìn)行設(shè)計優(yōu)化。
　　3、根據(jù)系統(tǒng)的設(shè)計指標(biāo)，選擇對應(yīng)型號芯片，并在ADC&FPGA的硬件基礎(chǔ)上，采用Cadence設(shè)計軟件完成系統(tǒng)電路原理圖的整體設(shè)計以及相應(yīng)硬件印制電路板的繪制，實(shí)現(xiàn)信道化系統(tǒng)硬件平臺的搭建。
　　4、在設(shè)計的硬件平臺上，通過對軟硬件的調(diào)試驗(yàn)證了該設(shè)計方