基于多溝道長度的多閾值電壓低功耗技術的研究.pdf

1、近年來，得益于集成電路制造工藝的發(fā)展，集成電路設計方法以及EDA技術的快速發(fā)展，推動SoC集成度的不斷提高，使得單位面積的功耗急劇增加，導致便攜式電子產(chǎn)品的發(fā)展受到限制。尤其是近年來工藝的不斷發(fā)展，靜態(tài)功耗呈指數(shù)增加，在45nm工藝時甚至已經(jīng)超過了動態(tài)功耗所占比例。如何找到更有效的方式降低靜態(tài)功耗已經(jīng)成為現(xiàn)代SoC進一步發(fā)展所面臨的一個巨大挑戰(zhàn)。由于之前我們研究的重點都集中在如何降低動態(tài)功耗上，而靜態(tài)功耗的優(yōu)化技術較為欠缺，然而到了45

2、nm，甚至更先進的工藝時，能否有效的降低靜態(tài)功耗是我們面臨的迫切需要研究的課題。
　　本論文是基于Cadence數(shù)字后端物理綜合工具encounter平臺，從如何降低動態(tài)功耗和靜態(tài)功耗出發(fā)，研究分析當今主流的降低動態(tài)和靜態(tài)功耗的技術，其中包括多電壓工作區(qū)域技術(Multiple Supply Voltage)，門控時鐘技術(clock gating)，多閾值電壓技術(Multiple-Vth)，電源關斷技術(Powershut-o

3、ff)等，并在對多閾值電壓靜態(tài)功耗優(yōu)化技術研究的基礎上，提出多溝道長度的方法，通過改進多閡值電壓優(yōu)化的算法，成功將多溝道技術應用到多閾值電壓靜態(tài)功耗優(yōu)化技術中。同時通過改進靜態(tài)功耗優(yōu)化算法中考慮的時序分析模型，用PBA分析模式取代GBA分析模式，將上述改進型靜態(tài)功耗算法成功的應用到后簽收階段，在優(yōu)化靜態(tài)功耗的基礎上，保證時序的可靠性。
　　本文的主要工作和創(chuàng)新點有:
　　1)分析研究多種動態(tài)功耗和靜態(tài)功耗技術，發(fā)現(xiàn)多閾值電壓