視頻圖像縮放的FPGA設(shè)計(jì)與實(shí)現(xiàn).pdf

1、視頻圖像縮放的目的是將輸入的視頻圖像信號(hào)轉(zhuǎn)換成與所需分辨率一致的視頻圖像信號(hào)。本文在研究了各種圖像縮放算法,分析它們的優(yōu)缺點(diǎn)的基礎(chǔ)上,采用自頂向下的設(shè)計(jì)方法,實(shí)現(xiàn)了視頻圖像縮放的FPGA設(shè)計(jì),并驗(yàn)證了結(jié)果的正確性。
　　視頻圖像縮放的核心是圖像縮放算法。本文介紹了幾種傳統(tǒng)的圖像插值算法,在比較了經(jīng)各算法縮放后圖像主、客觀質(zhì)量的基礎(chǔ)上,采用雙三次插值算法實(shí)現(xiàn)了視頻圖像的縮放。在FPGA設(shè)計(jì)中,將水平縮放和垂直縮放分開處理,降低了圖像

2、縮放時(shí)的計(jì)算復(fù)雜度,便于邏輯控制和硬件實(shí)現(xiàn)。在水平縮放和垂直縮放之間,使用了四個(gè)雙口 RAM作為行緩沖區(qū)。此外,本文還分析了設(shè)計(jì)中的時(shí)序約束條件,介紹了縮放比例計(jì)算模塊等模塊的設(shè)計(jì)。
　　本文設(shè)計(jì)的所有模塊均使用 Verilog HDL對(duì)其進(jìn)行 RTL級(jí)描述,使用Modelsim SE6.5e對(duì)各模塊進(jìn)行邏輯仿真。仿真結(jié)果表明,本文設(shè)計(jì)的圖像縮放模塊功能正確,能夠?qū)斎雸D像進(jìn)行正確縮放。最后在Xilinx公司Virtex-6系列的