面向移動(dòng)終端的嵌入式多核CPU核間通信機(jī)制評估.pdf

1、隨著智能手機(jī)與平板電腦等移動(dòng)智能終端設(shè)備的迅猛發(fā)展，嵌入式多核技術(shù)得到了長足的進(jìn)步。但是多核技術(shù)的應(yīng)用也引入了處理器核間數(shù)據(jù)共享與同步等，這些處理器核間通信是通過Cache一致性協(xié)議實(shí)現(xiàn)，而維持一致性會(huì)產(chǎn)生一致性缺失事件，損耗多核處理器的性能，影響多核加速比的線性化。所以本文基于嵌入式多核處理器，研究與評估核間通信引起的一致性缺失事件在不同結(jié)構(gòu)參數(shù)下對于嵌入式多核性能的影響。同時(shí)在Android交互式應(yīng)用場景下，探索嵌入式多核的最優(yōu)Ca

2、che微結(jié)構(gòu)，評估結(jié)果為Cache的最優(yōu)結(jié)構(gòu)參數(shù)設(shè)計(jì)提供參考。
　　本文選用學(xué)界廣泛使用的Gem5作為研究平臺，Gem5是時(shí)鐘周期精確型的仿真模型，其ARMDetailed模型可以模擬ARM Cortex-A9處理器，仿真數(shù)據(jù)真實(shí)可靠。本文首先詳細(xì)分析了多核處理器核間通信的主要技術(shù)和Cache一致性的實(shí)現(xiàn)方式。通過Gem5的Cache Trace信息，提取了Gem5中引起Cache無效操作的主要請求事件，以及無效操作引起的一致性缺

3、失事件和時(shí)間開銷。然后在ARM Detailed模型上運(yùn)行交互式應(yīng)用測試集Bbench，評估不同處理器核心數(shù)目，L1 Data Cache的大小和Cache行大小結(jié)構(gòu)參數(shù)下，一致性缺失對于嵌入式多核性能的影響，并給出基于Android交互式應(yīng)用場景下不同核心數(shù)目的Cache最優(yōu)微結(jié)構(gòu)，以及核心數(shù)目對于最優(yōu)Cache微結(jié)構(gòu)的影響。
　　實(shí)驗(yàn)結(jié)果表明:一致性缺失及其延遲會(huì)損耗嵌入式多核處理器的性能。增大Cache大小和Cache行大小

4、是降低DCache缺失數(shù)的有效方法，但由于假共享的影響，一致性缺失數(shù)目會(huì)隨著Cache行大小的增大而逐漸增加。在2核、4核和8核情況下，當(dāng)Cache微結(jié)構(gòu)（Cache大小，Cache行大?。┓謩e為(32KB、32B)，(32KB、64B)，(64KB、64B)時(shí)，交互式應(yīng)用Bbench性能分別達(dá)到最優(yōu)，此時(shí)一致性缺失延遲開銷最低，分別為0.085s、0.132s、0.165s。最優(yōu)DCache大小和Cache行大小均會(huì)隨著核心數(shù)目增加而