CMOL電路單元的缺陷容忍映射.pdf

1、在過(guò)去的幾十年里 CMOS技術(shù)一直遵循摩爾定律高速發(fā)展，集成電路的特征尺寸持續(xù)縮小，但當(dāng)特征尺寸達(dá)到10nm的物理極限時(shí)，由于制造成本、微觀量子效應(yīng)等的影響，CMOS技術(shù)的發(fā)展將面臨嚴(yán)重挑戰(zhàn)。因此為了延續(xù)摩爾定律，必須對(duì)傳統(tǒng)的集成電路技術(shù)進(jìn)行改進(jìn)。于是，人們提出了一種 CMOS替代技術(shù)，即CMOS/納米線/分子混合(CMOS/nanowire/MOLecular hybrid，CMOL)電路，該結(jié)構(gòu)將具有豐富邏輯功能的CMOS電路和高密

2、度納米線進(jìn)行了巧妙的結(jié)合。研究表明，CMOL FPGA電路在可接受的時(shí)間延遲下，其功耗和面積性能相比于CMOS FPGA電路可提高兩個(gè)數(shù)量級(jí)，使其成為最具潛力代替?zhèn)鹘y(tǒng) CMOS電路的重要技術(shù)之一，因此引起了廣泛的關(guān)注。然而，目前有關(guān) CMOL電路的計(jì)算機(jī)輔助設(shè)計(jì)工具主要是針對(duì)無(wú)納米缺陷的情況下完成電路映射的布局布線，但由于其制造工藝的限制導(dǎo)致器件缺陷率較高，良品率將大大降低，因此為使 CMOL技術(shù)運(yùn)用于實(shí)際電路中必須克服這一困難。論文通

3、過(guò)對(duì)納米缺陷的研究，結(jié)合 CMOL自身結(jié)構(gòu)特點(diǎn)，提出了有效的缺陷容忍映射技術(shù)，并在 ISCAS89標(biāo)準(zhǔn)測(cè)試電路中驗(yàn)證了方法的有效性。論文的研究?jī)?nèi)容主要包括以下三個(gè)部分：
　　(1)CMOL陣列缺陷模型及映射建模：通過(guò)對(duì)不同納米級(jí)缺陷類型進(jìn)行研究，根據(jù)其分布的集簇性，建立單元級(jí)的缺陷模型，簡(jiǎn)化不同缺陷類型對(duì)電路容錯(cuò)映射的影響，以便避開(kāi)這些缺陷實(shí)現(xiàn)電路正確的邏輯功能。
　　(2)基于初始解優(yōu)化的CMOL容錯(cuò)：首先對(duì)電路進(jìn)行拓?fù)渑?/p>

4、序預(yù)編碼，使同級(jí)的邏輯門(mén)處于相鄰的排序位置；再根據(jù)缺陷模型提出了分段蛇形的編碼方式，并基于預(yù)編碼的順序?qū)崿F(xiàn)電路容錯(cuò)映射的初始解，提高初始解的成功率，縮小算法搜索的解空間。最后依據(jù)目標(biāo)函數(shù)設(shè)定對(duì)違反約束的映射邊的懲罰系數(shù)，并用已有的進(jìn)化算法完成電路的容錯(cuò)單元映射。較傳統(tǒng)的SAT技術(shù)，大幅度提高了CPU運(yùn)行的時(shí)間和處理大電路的能力。
　　(3)面向缺陷集簇分布的CMOL電路容錯(cuò)映射：通過(guò)對(duì)缺陷整體性分布的研究，將集簇性的缺陷進(jìn)行分類。