高性能DSP內(nèi)核二級Cache的時序優(yōu)化.pdf

1、YHFT-XX是一款由國防科技大學自主研發(fā)的高性能八核DSP（Digital Signal Processor）芯片，其內(nèi)核的性能要求是在Worst Corner下獲得1GHz的高頻設計目標。作為整個內(nèi)核的緩存存儲中心，二級Cache占一個內(nèi)核總面積的一半左右，因此該模塊的設計將嚴重影響到整個 DSP內(nèi)核的時序收斂。本文對 YHFT-XX DSP內(nèi)核中的二級Cache模塊進行了物理設計時序優(yōu)化，主要研究工作分為以下三點：
　　1）

2、針對二級Cache中數(shù)據(jù)存儲體部分占用面積較大、SRAM數(shù)量較多的特點，對該部分進行固化設計。數(shù)據(jù)存儲體的固化過程，分別從三個方面著手：第一是在布局方面，調(diào)整數(shù)據(jù)存儲體的布局結構，對矩形和側凹形布局方案進行對比。實驗結果表明，側凹形的布局方案在布線資源的分配和關鍵路徑的優(yōu)化方面具有較高的優(yōu)越性。第二是對時鐘樹設計，對比了自動時鐘樹綜合、手動時鐘樹設計和多時鐘源設計三種時鐘樹結構。分析結果表明多時鐘源設計方法，時鐘結構最簡單、占用的布線資

3、源最少，且能平衡宏模塊建立時間和保持時間之間的關系。第三是寄存器組的替換。根據(jù)數(shù)據(jù)輸出規(guī)整化的特點，用16位位寬的脈沖觸發(fā)器代替16位位寬的寄存器組，利用負的建立時間使內(nèi)部re g2re g路徑時序優(yōu)化了12.2％，re g2o ut的絕對路徑延時縮短了40p s，并使總功耗優(yōu)化了12%。
　　2）針對二級Cache控制器中存在大量寄存器（寄存器約占標準單元總數(shù)的20%）的特點，對行為級代碼的流水結構進行分析。根據(jù)分析結果，對宏模

4、塊和大數(shù)據(jù)位寬的寄存器組進行手動處理，并將部分reg2o ut的寄存器組向輸出端口處拉近。在其內(nèi)部還存在幾組寄存器陣列，根據(jù)延時模型采用電路設計的方法獲得該部分的網(wǎng)表，并用手動和自動相結合的方式對寄存器陣列進行布局。相比傳統(tǒng)的自動時序優(yōu)化，上述優(yōu)化方法使關鍵路徑優(yōu)化了35.6%，總的路徑違反數(shù)減少了22%。
　　3）針對二級Cache布局布線后仍存在部分時序違反的情況，利用有用時鐘偏差繼續(xù)對時序進行優(yōu)化。利用 TCL語言實現(xiàn)時鐘偏