基于FPGA的矩陣求逆IP核設(shè)計(jì)技術(shù)及其實(shí)驗(yàn)平臺(tái)設(shè)計(jì).pdf

1、矩陣運(yùn)算被廣泛的運(yùn)用于科學(xué)計(jì)算、數(shù)字信號(hào)處理和圖像處理等領(lǐng)域，隨著矩陣運(yùn)算量和復(fù)雜程度的不斷增加，傳統(tǒng)硬件平臺(tái)逐漸無(wú)法滿足系統(tǒng)實(shí)時(shí)計(jì)算的需求。FPGA具有運(yùn)算速度快、靈活性高且可以并行計(jì)算的特點(diǎn)，這使其在矩陣運(yùn)算中具有明顯的優(yōu)勢(shì)。設(shè)計(jì)基于FPGA的矩陣求逆IP核及其實(shí)驗(yàn)平臺(tái)，對(duì)提高矩陣求逆的效率和運(yùn)算速度，具有重要的工程應(yīng)用價(jià)值。
　　本文從適用范圍、運(yùn)算結(jié)果、算法復(fù)雜度三個(gè)方面研究和探討了三種常用的矩陣求逆分解方法的優(yōu)缺點(diǎn)，結(jié)合

2、FPGA存儲(chǔ)資源多、地址變化靈活、運(yùn)算并行性好的特點(diǎn)，采用了改進(jìn)優(yōu)化后的Cholesky分解方法，避免了傳統(tǒng)算法中開方運(yùn)算的處理難題。本文設(shè)計(jì)了基于AXI4-Stream算法IP核通用接口，提出了矩陣求逆IP核的流處理結(jié)構(gòu)。在此基礎(chǔ)上，本文完成了基于改進(jìn)Cholesky分解算法的矩陣求逆IP核。
　　本文完成了實(shí)驗(yàn)平臺(tái)的設(shè)計(jì)與測(cè)試，包括電源、存儲(chǔ)、時(shí)鐘模塊、AD采樣模塊等。在實(shí)驗(yàn)平臺(tái)上，完成了矩陣求逆IP核的功能性驗(yàn)證與性能測(cè)試。