一款高性能3D SRAM的設計與實現(xiàn).pdf

1、3D SRAM（三維集成靜態(tài)隨機存儲器）技術是突破傳統(tǒng)SRAM性能、功耗與面積等瓶頸的有效途徑。該技術通過使用TSV（through silicon via，硅通孔）縮短芯片關鍵路徑中的長互連實現(xiàn)芯片性能的提升；將存儲陣列劃分并堆疊以減小全局互連的長度實現(xiàn)存儲陣列功耗的降低；通過管芯（Die）堆疊的方式縮小芯片面積。本文以設計一款128Kb的高性能3D SRAM為目的，分析了不同的3D SRAM劃分策略，確立了基于子陣列劃分策略的結構布

2、局與設計規(guī)范，并完成了該結構的功能驗證和性能評估。本文的創(chuàng)新與主要工作包括：
　　1.為了權衡3D SRAM中TSV開銷與關鍵路徑縮短的關系，采用線性規(guī)劃的方法，量化3D SRAM中TSV取代關鍵路徑的長互連后等效負載的減小值。從而能給3D SRAM設計者提供一個合適的TSV使用策略。在此基礎上，通過權衡三種不同劃分策略的所帶來的延時收益，確定了3D SRAM中的最優(yōu)劃分策略。
　　2.為了對子陣列劃分粒度的延時優(yōu)勢進行普遍

3、性分析，本文在子陣列劃分粒度下對存儲陣列關鍵路徑進行了建模，通過將該模型與傳統(tǒng)結構的延遲模型進行對比，分析得出子陣列劃分粒度的延時能降低40％以上。
　　3.為了更好的發(fā)揮3D SRAM結構優(yōu)勢，本文提出了一種優(yōu)化的3D SRAM結構布局；以TSV取代長互連線為出發(fā)點，權衡了不同劃分策略所帶來的性能收益，從而確定了3D SRAM中的劃分策略。本文針對128Kb的容量確立了較為合理的設計規(guī)范：將整個存儲塊分成16個子存儲陣列，子陣列