分辨率可配置型高速SAR ADC的研究與設(shè)計(jì).pdf

1、超寬帶中高精度模數(shù)轉(zhuǎn)換器（Ultra-wideband middle-to-high resolution ADC）作為射頻前端數(shù)據(jù)轉(zhuǎn)換器，在無(wú)線通信領(lǐng)域扮演著舉足輕重的角色。隨著工藝尺寸收縮和電源電壓降低，器件短溝道效應(yīng)愈發(fā)顯著，高性能模擬電路設(shè)計(jì)愈發(fā)困難，作為首選方案的流水線型模數(shù)轉(zhuǎn)換器（Pipeline ADC）越來(lái)越凸顯出其局限性。逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）作為新興方案，其結(jié)構(gòu)簡(jiǎn)單，功耗低，面積小，易于集成，近幾年得

2、到迅速發(fā)展，成為時(shí)間交織模數(shù)轉(zhuǎn)換器（Time-interleaved ADC）的單通道最優(yōu)解決方案，逐漸在無(wú)線通信領(lǐng)域占領(lǐng)一席之地。
　　本論文將高速中高精度SAR ADC列為研究對(duì)象，針對(duì)各個(gè)模塊詳細(xì)分析了用于提高速度的技術(shù)措施，并在CMOS55 nm1P8M工藝下實(shí)現(xiàn)了一款單通道SAR ADC，其分辨率可在10 bit到12 bit之間進(jìn)行配置，采樣頻率達(dá)到100 MS/s。為保證系統(tǒng)穩(wěn)定性，該SAR ADC采用純靜態(tài)邏輯進(jìn)行

3、設(shè)計(jì)，避免動(dòng)態(tài)邏輯中浮空節(jié)點(diǎn)受漏電，串?dāng)_等影響；為提高轉(zhuǎn)換速度，該SAR ADC采用新型的SAR邏輯電路和極低的DAC電容來(lái)優(yōu)化數(shù)字延遲時(shí)間和DAC建立時(shí)間，新型SAR邏輯電路采用了鎖存器型SAR單元，可改善傳統(tǒng)觸發(fā)器的高延遲缺陷，DAC采用非二進(jìn)制冗余技術(shù)，可降低建立時(shí)間要求，提高噪聲容錯(cuò)能力；為提高系統(tǒng)精度，該SAR ADC被設(shè)計(jì)成支持兩種不同切換模式，以配合特定時(shí)間交織校正算法的實(shí)施；為提高系統(tǒng)靈活性，該SAR ADC支持分辨率配

4、置功能，以應(yīng)對(duì)不同性能要求場(chǎng)合，避免精度浪費(fèi)；為提高系統(tǒng)易用性，該SAR ADC使用自適應(yīng)延遲電路控制SAR環(huán)路延遲時(shí)間，能夠?qū)崟r(shí)跟蹤工藝角，溫度，電源等變化并作出相應(yīng)調(diào)整；為控制芯片成本，該SAR ADC的“版圖設(shè)計(jì)—后仿真—電路參數(shù)優(yōu)化”過(guò)程被多次循環(huán)，力求以最小芯片面積實(shí)現(xiàn)最優(yōu)性能。
　　后仿真結(jié)果表明，該SAR ADC在100 MS/s采樣頻率，輸入信號(hào)頻率接近奈奎斯特（Nyquist）頻率時(shí)，具有10.6 bit的有效位