三維集成電路測試關(guān)鍵技術(shù)研究.pdf

1、三維集成電路通過垂直集成極大地提升了晶體管的集成數(shù)量，被認(rèn)為是能夠延續(xù)摩爾定律的一項重要技術(shù)。相比傳統(tǒng)的線綁定互連，3D IC具有多個顯著的優(yōu)點，包括較小的外形尺寸，較高的互連帶寬，較低的功耗以及異構(gòu)集成。據(jù)估計，垂直互連可以減少一半功耗，增加八倍帶寬以及減少35％的存儲器容量。然而，三維集成電路垂直綁定多個晶片，集成度遠(yuǎn)高于二維芯片，但由于封裝管腳只能置于芯片四周，因此3D IC封裝管腳數(shù)與二維芯片基本相同，因此分配給每個模塊的測試資

2、源相對變少，可控制性、可觀察性均下降，使得傳統(tǒng)面向二維芯片的可測試性設(shè)計不足以測試三維集成電路中的故障。3D IC測試流程中的中間綁定測試是傳統(tǒng)2D IC測試流程中所沒有的測試階段，中間綁定測試流程復(fù)雜且測試時間較長。目前TSV制造工藝尚不成熟，是容易受制造缺陷影響的敏感單元，TSV良率有待提高，而且，TSV數(shù)目較多，隨著堆疊晶片數(shù)量的增加，TSV失效造成的芯片良率損失呈指數(shù)級上升，現(xiàn)有技術(shù)難以有效應(yīng)對三維集成電路測試挑戰(zhàn)。
　　

3、本文針對以上問題，在中間綁定階段考慮三維集成電路的失效概率和失效成本，使用優(yōu)化的堆疊次序提高整個3D IC良率。研究了中間綁定測試優(yōu)化方法，采用整數(shù)線性規(guī)劃解決了3D IC中間綁定測試結(jié)構(gòu)和測試調(diào)度優(yōu)化問題。同時研究了非侵入式硅通孔測試方法，采用脈寬縮減原理測試硅通孔電阻開路故障和泄露故障。本文主要貢獻(xiàn)如下:
　　(1)基于三維集成電路中間綁定測試次序優(yōu)化的良率提升。針對3D IC良率不高的問題，本文提出一種新的重排堆疊方案，通過

4、優(yōu)化中間綁定次序，可以進(jìn)一步提高堆疊良率。3D IC測試流程與2D IC測試流程的主要區(qū)別在于中間綁定測試。通過估計綁定失效的概率和成本來優(yōu)化中間綁定次序，從而盡可能早地檢測出失效部件。使用3D IC良率模型和成本模型廣泛分析各種工藝參數(shù)，如晶片良率、堆疊層數(shù)、TSV冗余度與失效率對重排方案的影響。實驗結(jié)果表明，與現(xiàn)有的順序堆疊相比，本文提出的重排堆疊的失效面積比例只有順序堆疊方式的一半。
　　(2)基于三維集成電路中間綁定測試時

5、間優(yōu)化的測試成本降低。針對3D IC中間綁定測試時間過長問題，提出一種中間綁定測試時間優(yōu)化方案。中間綁定測試能夠更早地檢測出3DIC綁定過程中晶圓減薄、TSV對齊、綁定等工藝引入的缺陷，但在3D IC測試流程中增加中間綁定測試會導(dǎo)致測試時間劇增，因此必須對中間綁定測試的測試時間進(jìn)行優(yōu)化。在測試時間優(yōu)化的過程中需要綜合考慮多種約束條件。已有的3D IC測試文章大都只考慮了某一方面的約束，要么只考慮了測試TSV個數(shù)約束、要么只考慮了測試功耗

6、約束、要么測試管腳假設(shè)不合理，研究得不夠全面透徹。綜合考慮多種約束條件，采用形式化的、嚴(yán)格推導(dǎo)的整數(shù)線性規(guī)劃優(yōu)化模型，在測試TSV、測試管腳、測試功耗等約束條件下，解決3D IC的測試時間優(yōu)化問題，最優(yōu)化中間綁定測試時間，從而降低測試成本。
　　(3)基于脈寬縮減的綁定前TSV測試研究。針對硅通孔良率不高，綁定前測試訪問困難等難題，提出一種基于脈寬縮減的綁定前硅通孔測試方案?；诿}寬縮減原理提出一種非侵入式的綁定前TSV測試方法來

7、檢測電阻開路故障和泄露故障。TSV中的缺陷不僅會導(dǎo)致TSV網(wǎng)絡(luò)中傳輸延遲出現(xiàn)波動，同時也會影響跳變延遲的變化。把TSV看作是驅(qū)動門的容性負(fù)載，遍歷環(huán)狀縮減單元的脈沖將會一直被縮減，直到該脈沖消失。將脈沖的縮減量數(shù)字化為一個數(shù)字碼并與預(yù)期無故障信號的數(shù)字碼進(jìn)行比較。使用HSPICE在45納米CMOS集成電路工藝庫下模擬故障檢測實驗。實驗結(jié)果表明本文方案測試精度高、故障檢測范圍廣且具有很高的靈活性，能夠檢測到200歐姆以上的電阻開路故障，以